sldvtimer | Идентифицируйте, изменяйте и отображайте оптимизацию таймера |
sldvextract | Извлеките содержимое подсистемы или субдиаграммы в новую модель для анализа |
Описывает характеристики модели, которые могут усложнить анализ.
Восходящий подход к анализу модели
Объясняет преимущества анализа модели, начиная с низкоуровневых элементов.
Обзор методов анализа больших моделей.
Модели с большим пространством состояний верификации
Методов для упрощения сложности моделей с большими пространствами состояний верификации.
Описывает методы для анализа большой модели.
Докажите свойства в больших моделях
Описывает рабочие процессы и лучшие практики для проверки свойств в больших моделях.
Извлечение подсистем для анализа
Объясняет, как подсистемы и атомарные субдиаграммы извлекаются для индивидуального анализа.
Управление данных моделей для упрощения анализа
Упростите модель, чтобы упростить Simulink® Design Verifier™ анализ.
Входные параметры модели секционирования для инкрементальной генерации тестов
Как описано в разделе «Ограничение данных», можно ограничить значения входов модели с помощью блока Simulink Design Verifier Test Condition.
Лучшие практики для обработки счетчиков и таймеров в вашей модели, чтобы избежать усложнения анализа Simulink Design Verifier.
Если у вас есть модель Simulink с как логическими, так и арифметическими операциями, рассмотрите анализ только логических операций.
Увеличение выделенной памяти для генерации отчетов анализа
Объясняет, как увеличить объем памяти, чтобы программное обеспечение могло создавать отчеты для больших моделей.