Simulink® Design Verifier™ использует формальные методы, чтобы идентифицировать скрытые ошибки проектирования в моделях. Он обнаруживает блоки в модели, которые приводят к целочисленному переполнению, мертвой логике, нарушениям доступа к массиву и делению на нули. Он может официально проверить, что проект соответствует функциональным требованиям. Для каждой ошибки проектирования или нарушения требований он генерирует пример теста симуляции для отладки.
Simulink Design Verifier генерирует тесты для покрытия модели и пользовательские цели, чтобы расширить существующие основанные на требованиях тесты. Эти тесты приводят вашу модель к удовлетворению условия, решения, измененного условия/решения (MCDC) и пользовательских целей покрытия. В дополнение к целям покрытия можно задать пользовательские цели тестирования для автоматического создания основанных на требованиях тестов.
Поддержка отраслевых стандартов доступна через IEC Certification Kit (для IEC 61508 и ISO 26262) и DO Qualification Kit (for DO-178).
Изучение основ Simulink Design Verifier
Идентифицируйте и сконфигурируйте компоненты модели для анализа
Статическое обнаружение ошибок времени выполнения и мертвой логики, вывод областей значений проекта
Сгенерируйте систематические тестовые примеры из модели, расширяйте и объединяйте тестовые примеры для полного тестового набора
Проверьте проект на соответствие требованиям, задайте входные ограничения анализа
Обрабатывайте несовместимости, оптимизируйте анализ для больших и сложных моделей
Журнал и рассмотрим результаты анализа, сгенерируйте отчет, создайте тестовую обвязку модель
Используйте продукты Simulink для экспериментальных моделей и кода, проверки на ошибки проектирования, проверки на соответствие стандартам, измерения покрытия и валидации системы
Проверьте проверку Simulink Design Verifier для сертификации IEC