В этом примере показано, как настроить параметры с помощью файла строения параметра для анализа Simulink Design Verifier. Модель содержит параметр control_mode что позволяет активному контроллеру и выбирает его вывод как выход модели. Simulink Design Verifier рассматривает этот параметр как вход, который ограничен 1 или 2 и генерирует соответствующее значение для каждого теста.
open_system('sldvdemo_param_identification');
