IP Core Register Read

Регистр модели записывает из программного обеспечения в оборудование

Библиотека:
SoC Blockset/Память

Описание

Блок IP Core Register Read моделирует операцию записи из процессора в аппаратную логику. Блок получает данные, отправленные с блоком Register Write от процессора. Можно задать смещение регистра в инструменте Memory Mapper.

Порты

Выход

расширить все

`data` - Вывод данных
вектор

Этот порт выводит вектор данных, принятый от процессора, начиная с адреса смещения от базового адреса ядра IP. Установите адрес смещения в инструменте Memory Mapper.

Параметры

расширить все

`Register name` - Имя регистра
`RegA` (по умолчанию) | вектор символов

Сопоставьте это имя с параметром Register name, заданным в блоке Register Write.

Пример: AddressReg1

`Output data type` - Тип данных выходных данных
`uint16` (по умолчанию) | `single` | `int8` | `uint8` | `int16` | `int32` | `uint32` | `boolean` | `fixed point data type`

Выберите тип данных для выхода данных. Это значение должно совпадать со значением, выбранным для блока Register Write.

`Output vector size` - Размер вектора выходных данных
`1` (по умолчанию) | положительное целое число

Задайте размер вектора выходных данных как положительное целое число. Это значение должно совпадать со значением, выбранным для блока Register Write.

`Sample time` - Симуляция отбора проб
`-1` (по умолчанию) | неотрицательной скаляром

Задайте дискретный временной интервал в секундах, в течение которого блок выводит данные. Если это значение -1 (по умолчанию), шаг расчета наследуется от модели.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполнить его на однокристальном устройстве, используйте инструмент SoC Builder. См. «Генерация проекта СнК».

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Введенный в R2020a

Документация SoC Blockset

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

IP Core Register Read

Описание

Порты

Выход

data - Вывод данных вектор

Параметры

Register name - Имя регистра RegA (по умолчанию) | вектор символов

Output data type - Тип данных выходных данных uint16 (по умолчанию) | single | int8 | uint8 | int16 | int32 | uint32 | boolean | fixed point data type

Output vector size - Размер вектора выходных данных 1 (по умолчанию) | положительное целое число

Sample time - Симуляция отбора проб -1 (по умолчанию) | неотрицательной скаляром