Для примера того, как сконфигурировать и использовать мастер-IP AXI в вашем проекте, смотрите Random Access of External Memory. В частности, проверьте soc_image_rotation_axi_master.m скрипт, который инициализирует память на устройстве, запускает логику FPGA и считывает измененные данные. В этом примере показан только шаг инициализации памяти.

Загрузка .mat файл, содержащий структуры, выведенные из параметров конфигурации платы. Этот файл был сгенерирован SoC Builder. Эти структуры также описывают IP-ядра и строение памяти проекта на плате. Настройте главное соединение JTAG AXI путем создания socHardwareBoard и передав его в socAXIMaster объект. The socAXIMaster объект соединяется с платой оборудования и подтверждает, что IP присутствует.

load('soc_image_rotation_zc706_aximaster.mat');
hwObj = socHardwareBoard('Xilinx Zynq ZC706 evaluation kit','Connect',false);
AXIMasterObj = socAXIMaster(hwObj);

Инициализируйте содержимое памяти на устройстве, загрузив данные рисунки и записав их в Region1. Логика FPGA предназначена для чтения этих данных, вращения их и записи в Region2. Очистить содержимое Region2.

load('soc_image_rotation_inputdata.mat');
inputFigure = smallImage;
[x, y] = size(inputFigure);
inputImage = uint32(reshape(inputFigure',1,x*y));
writememory(AXIMasterObj,memRegions.AXI4MasterMemRegion1,inputImage);
writememory(AXIMasterObj,memRegions.AXI4MasterMemRegion2,uint32(zeros(1,x*y)));

В данном примере необходимо иметь проект, выполняемый на аппаратной плате, подключенной к хост-машине MATLAB.

Создайте основной объект MATLAB AXI. Объект соединяется с платой оборудования и подтверждает, что IP присутствует. Можно создать объект с именем поставщика или socHardwareBoard объект.

mem = socAXIMaster('Xilinx');

Запись и чтение одного или нескольких адресов с помощью одной команды. По умолчанию функции автоматически увеличивают адрес для каждого слова данных. Например, напишите десять адресов, а затем считайте данные обратно из одного местоположения.

writememory(mem,140,[10:19])
rd_d = readmemory(mem,140,1)

rd_d =

  uint32

   10

Теперь ознакомьтесь с письменными данными из десяти локаций.

rd_d = readmemory(mem,140,10)

rd_d =

  1×10 uint32 row vector

   10   11   12   13   14   15   16   17   18   19

Установите BurstType свойство к 'Fixed' чтобы выключить автошаг и получить доступ к одному и тому же адресу несколько раз. Например, считывайте записанные данные десять раз с одного и того же адреса.

rd_d = readmemory(mem,140,10,'BurstType','Fixed')

rd_d =

  1×10 uint32 row vector

   10   10   10   10   10   10   10   10   10   10

Напишите инкрементные данные в десять раз по одному и тому же адресу. Окончательное значение, сохраненное в адресных 140 является 29.

writememory(mem,140,[20:29],'BurstType','Fixed')
rd_d = readmemory(mem,140,10)

rd_d =

  1×10 uint32 row vector

   29   11   12   13   14   15   16   17   18   19

Кроме того, укажите адрес как шестнадцатеричную строку. Чтобы привести считанные данные к типу данных, отличному от uint32, используйте OutputDataType свойство.

writememory(mem,'1c',[0:4:64])
rd_d = readmemory(mem,'1c',16,'OutputDataType',numerictype(0,6,4))

rd_d = 

  Columns 1 through 10
         0    0.2500    0.5000    0.7500    1.0000    1.2500    1.5000    1.7500    2.0000    2.2500
  Columns 11 through 16
    2.5000    2.7500    3.0000    3.2500    3.5000    3.7500

          DataTypeMode: Fixed-point: binary point scaling
            Signedness: Unsigned
            WordLength: 6
        FractionLength: 4

После завершения доступа к плате разблокируйте соединение JTAG.

release(mem)

При подключении нескольких кабелей JTAG к хосту-компьютеру объект отдает приоритет цифровым кабелям по сравнению с кабелями FTDI. Для использования кабеля FTDI задайте свойство типа кабеля JTAG.

h = socAXIMaster('Xilinx', 'JTAGCableType', 'FTDI')

Если к хосту-компьютеру подключены два кабеля одного типа, задайте JTAGCableName свойство для платы, на которой работает главный IP-адрес JTAG. Чтобы увидеть идентификаторы кабеля JTAG, попытайтесь создать socAXIMaster объект, который в этом случае ошибается и возвращает список текущих имен кабелей JTAG.

h = socAXIMaster('Xilinx')

Error using fpgadebug_mex
Found more than one JTAG cable:
0 (JtagSmt1): #tpt_0001#ptc_0002#210203991642
1 (Arty): #tpt_0001#ptc_0002#210319789795
Please disconnect the extra cable, or specify the cable name as an input argument.
See documentation of FPGA Data Capture or MATLAB as AXI master to learn how to set
the cable name.

Для связи с этой платой Arty задайте соответствующее имя кабеля JTAG.

h = socAXIMaster('Xilinx','JTAGCableName','#tpt_0001#ptc_0002#210319789795')