Stream Data Sink

Прием непрерывных потоковых данных

Библиотека:
SoC Blockset/Hardware Logic Testbench

Описание

Блок Stream Data Sink получает непрерывные данные потока от расширенного расширяемого интерфейса AXI4-based блоков интерфейса данных потока. Можно использовать этот блок как тестовый блок приемника для симуляции AXI4-based потоковых приложений данных.

Блок принимает данные потока вместе с шиной управления и выводит шину управления.

Порты

Вход

расширить все

`rdData` - Входные данные потока
скалярный вектор |

Входные данные потока из источника данных. Это значение должно быть скаляром или вектором.

`rdCtrlIn` - Входная шина управления
автобус

Входная шина управления от источника данных. Эта шина управления содержит следующие сигналы управления:

valid - Указывает, что данные потока входа на rdData входа порте действительны
tlast - указывает конец транзакции данных

Типы данных: StreamM2SBusObj

Выход

расширить все

`rdCtrlOut` - Выходная шина управления
автобус

Выход шины управления к источнику данных, указывающий, что блок готов принять потоковые данные. Эта шина управления содержит сигнал готовности.

Типы данных: StreamS2MBusObj

Параметры

расширить все

`Save data in workspace` - Сохраните данные в рабочей области
`off` (по умолчанию) | `on`

Выберите этот параметр, чтобы сохранить входные данные потока в MATLAB^® рабочей области.

`Variable name` - Имя переменной рабочей области
`simOut` (по умолчанию) | любое имя переменной, поддерживаемой MATLAB

Укажите переменную рабочей области, в которой сохраняются входные данные потока. Этот параметр может быть любым именем переменной, поддерживаемой MATLAB.

Зависимости

Чтобы включить этот параметр, выберите параметр Save data in workspace.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполнить его на однокристальном устройстве, используйте инструмент SoC Builder. См. «Генерация проекта СнК».

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Stream Data Source

Введенный в R2019a

Документация SoC Blockset

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

Stream Data Sink

Описание

Порты

Вход

rdData - Входные данные потока скалярный вектор |

rdCtrlIn - Входная шина управления автобус

Выход

rdCtrlOut - Выходная шина управления автобус

Параметры

Save data in workspace - Сохраните данные в рабочей области off (по умолчанию) | on

Variable name - Имя переменной рабочей области simOut (по умолчанию) | любое имя переменной, поддерживаемой MATLAB

Зависимости

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация SoC Blockset

Поддержка

`rdData` - Входные данные потока
скалярный вектор |

`rdCtrlIn` - Входная шина управления
автобус

`rdCtrlOut` - Выходная шина управления
автобус

`Save data in workspace` - Сохраните данные в рабочей области
`off` (по умолчанию) | `on`

`Variable name` - Имя переменной рабочей области
`simOut` (по умолчанию) | любое имя переменной, поддерживаемой MATLAB

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.