.
Этот блок поддерживает генерацию кода C/C + + для режимов Simulink Accelerator и rapid Accelerator и для генерации компонентов DPI.
HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.
Дополнительные сведения об использовании шин для генерации HDL-кода см. в разделах Шины (HDL Coder) и Использование шинных сигналов для улучшения читаемости модели и генерации HDL-кода (HDL Coder).
Архитектура HDLЭтот блок имеет одну архитектуру HDL по умолчанию.
Свойства блоков| ConstrainedOutputPipeline | Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
|
| InputPipeline | Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
|
| OutputPipeline | Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
|
