Multiport Selector

Распределите произвольные подмножества входных строк или столбцов к нескольким выходным портам

Библиотека

Управление сигнала / Индексация

dspindex

Описание

Многопортовый Селекторный блок извлекает несколько подмножеств строк или столбцов от M-by-N входная матрица u, и распространяет каждую новую субматрицу к отличному выходному порту. Блок обрабатывает неориентированный вход вектора длины-M как M-by-1 матрица.

Параметр Indices to output является массивом ячеек, k которого th ячейка содержит одномерное выражение индексации, задающее подмножество входных строк или столбцов, которые будут распространены к k th выходной порт. Общее количество ячеек в массиве определяет количество выходных портов на блоке.

Когда вы устанавливаете параметр Select на Rows, блок использует одномерные индексы, которые вы задаете, чтобы выбрать строки матрицы, и все элементы на выбранных строках включены. Когда вы устанавливаете параметр Select на Columns, блок использует одномерные индексы, которые вы задаете, чтобы выбрать столбцы матрицы, и все элементы на выбранных столбцах включены. Данная входная строка или столбец могут появиться любое число раз в любых из выходных параметров, или нисколько.

Когда ссылки на указатель несуществующая строка или столбец входа, блок реагирует с действием, вы задаете использование параметра Invalid index .

Примеры

Пример 1

Рассмотрите следующий массив ячеек Indices to output:

{4,[1:2 5],[7;8],10:-1:6}

Это - четыре массива ячеек, которые требуют, чтобы блок сгенерировал четыре независимых выходных параметров (каждый в отличном порте). Приведенная ниже таблица показывает размерности этих выходных параметров когда Select = Rows и входной размерностью является M-by-N.

Ячейка	Выражение	Описание	'OutputSize'
1	4	Строка 4 из входа	1 N
2	[1:2 5]	Строки 1, 2, и 5 из входа	3 N
3	[7;8]	Строки 7 и 8 из входа	2 N
4	10:-1:6	Строки 10, 9, 8, 7, и 6 из входа	5 N

Параметры

Select

Задайте размерность входа, чтобы выбрать, Rows или Columns.

Indices to output

Массив ячеек, задающий строку - или подмножества столбца, чтобы распространить к каждому из выходных портов. Количество ячеек в массиве определяет количество выходных портов на блоке.

Invalid index

Задайте, как блок обрабатывает недопустимое значение индекса. Можно выбрать одну из следующих опций:

Clip index — Отсеките индекс к самому близкому допустимому значению и не выпускайте предупреждение.
Например, если блок получает 64- 4 введите и параметр Select устанавливается на Rows, блок отсекает индекс 72 к 64. Для того же входа, если параметр Select устанавливается на Columns, блок отсекает индекс 72 к 4. В обоих случаях блок отсекает индекс -2 к 1.
Clip and warn — Отсеките индекс к самому близкому допустимому значению и отобразите предупреждающее сообщение в MATLAB^® командная строка.
Generate error — Отобразите ошибочное диалоговое окно и отключите симуляцию.

Поддерживаемые типы данных

Порт	Поддерживаемые типы данных
Входной параметр	Плавающая точка двойной точности Плавающая точка с одинарной точностью Фиксированная точка (подписанный и без знака) Boolean 8-, 16-, и 32-битные целые числа со знаком 8-, 16-, и 32-битное беззнаковое целое Перечислимый
Выходные параметры	Плавающая точка двойной точности Плавающая точка с одинарной точностью Фиксированная точка (подписанный и без знака) Boolean 8-, 16-, и 32-битные целые числа со знаком 8-, 16-, и 32-битное беззнаковое целое Перечислимый

Смотрите также

Переставьте матрицу	DSP System Toolbox
Selector (Simulink)	Simulink
Субматрица	DSP System Toolbox
Переменный селектор	DSP System Toolbox

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Сгенерированный код использует memcpy или memset функции (string.h) при определенных обстоятельствах.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представлено до R2006a

Документация

Multiport Selector

Библиотека

Описание

Примеры

Пример 1

Параметры

Поддерживаемые типы данных

Смотрите также

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Документация DSP System Toolbox

Поддержка

Документация

Multiport Selector

Библиотека

Описание

Примеры

Пример 1

Параметры

Поддерживаемые типы данных

Смотрите также

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Документация DSP System Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.