Документация

Обзор

Блокируйтесь параметры реализации позволяют вам управлять деталями кода, сгенерированного для определенных реализаций блока. См. Модель HDL Набора и Представления и Параметры блоков, чтобы изучить, как выбрать реализации блока и параметры в графический интерфейсе пользователя или командной строке.

Имена свойства заданы как векторы символов. Тип данных значения свойства характерен для свойства. В этом разделе описываются синтаксис каждого параметра реализации блока и как параметр влияет на сгенерированный код.

AdaptivePipelining

AdaptivePipelining параметр подсистемы позволяет вам установить адаптивную конвейеризацию на подсистеме в модели.

Чтобы отключить адаптивную конвейеризацию для подсистемы в модели, установите адаптивный параметр конвейеризации, AdaptivePipelining, к 'off' для той подсистемы.

Чтобы изучить, как установить уровень модели адаптивная конвейеризация, смотрите Адаптивную конвейеризацию.

hdlset_param('my_dut', 'AdaptivePipelining', 'off')

BalanceDelays

BalanceDelays параметр подсистемы позволяет вам установить задержку, балансирующуюся на подсистеме в модели.

Чтобы отключить задержку, балансирующуюся для любой подсистемы в модели, необходимо установить параметр балансировки задержки уровня модели, BalanceDelays, к 'off'. Когда балансировка задержки включена на модели, установка балансировки задержки на отдельных подсистемах проигнорирована.

Чтобы изучить, как установить балансировку задержки уровня модели, смотрите задержки Баланса.

hdlset_param('my_dut', 'BalanceDelays', 'off')

ClockRatePipelining

ClockRatePipelining параметр подсистемы позволяет вам установить конвейеризацию тактовой частоты на подсистеме в модели.

Чтобы отключить конвейеризацию тактовой частоты для подсистемы в модели, установите параметр конвейеризации тактовой частоты, ClockRatePipelining, к 'off' для той подсистемы.

Чтобы изучить, как установить конвейеризацию тактовой частоты уровня модели, смотрите, что Тактовая частота конвейерно обрабатывает.

hdlset_param('my_dut', 'ClockRatePipelining', 'off')

CodingStyle

Когда вы будете использовать блоки Multiport Switch, используйте CodingStyle параметр, чтобы задать, хотите ли вы сгенерировать HDL-код с если еще или операторы выбора. По умолчанию HDL Coder™ генерирует если еще операторы. Если у вас есть несколько блоков Multiport Switch в вашей модели, можно принять решение задать различный CodingStyle для каждого блока.

hdlget_param('my_dut/Multiport Switch', 'CodingStyle')

ans =

    'case_stmt'

ConstMultiplierOptimization

ConstMultiplierOptimization параметр реализации позволяет вам задать использование канонической цифры со знаком (CSD) или учтенную оптимизацию CSD для обработки содействующих операций множителя в сгенерированном коде.

Следующая таблица показывает ConstMultiplierOptimization значения параметров.

ConstMultiplierOptimization параметр доступен для следующих блоков:

ConstrainedOutputPipeline

Используйте ConstrainedOutputPipeline параметр, чтобы задать неотрицательное количество регистров, чтобы поместить в блоке выходные параметры.

HDL Coder перемещает существующие задержки в рамках вашего проекта, чтобы попытаться соответствовать вашему ограничению. Новые регистры не добавляются. Если существует меньше регистров, чем кодер должен удовлетворить вашему ограничению, кодер сообщает о различии между количеством желаемых и фактических выходных регистров. Можно добавить задержки с проектом с помощью конвейеризации ввода или вывода.

Распределенная конвейеризация не перераспределяет регистры, которые вы задаете с ограниченной выходной конвейеризацией.

hdlset_param(path_to_block,
             'ConstrainedOutputPipeline', number_of_output_registers)

hdlset_param('mymodel/subsys','ConstrainedOutputPipeline', 6)

DistributedPipelining

DistributedPipelining параметр включает распределение регистра трубопровода, оптимизацию скорости, которая позволяет вам увеличить свою тактовую частоту путем сокращения критического пути.

Следующая таблица показывает эффект DistributedPipelining и OutputPipeline параметры.

Чтобы достигнуть дальнейшей оптимизации кода, сгенерированного с распределенной конвейеризацией, выполните повторную синхронизацию во время синтеза RTL, если это возможно.

DotProductStrategy

Если вы используете блок Product для умножения матриц в вашем проекте, используйте DotProductStrategy задавать, как вы хотите реализовать умножение матриц.

DotProductStrategy опции перечислены в следующей таблице.

DSPStyle

DSPStyle позволяет вам сгенерировать код, который включает атрибуты синтеза для отображения множителя в вашем проекте. Можно выбрать, сопоставить ли множители конкретного блока с DSPS или логикой в оборудовании.

Для Xilinx^® цели, сгенерированный код использует use_dsp атрибут. Для Altera^® цели, сгенерированный код использует multstyle атрибут.

DSPStyle опции перечислены в следующей таблице.

DSPStyle параметр доступен для следующих блоков:

hdlset_param('my_model/my_dut/my_multiplier', 'DSPStyle', 'on')

FlattenHierarchy

FlattenHierarchy позволяет вам удалить иерархию подсистемы из HDL-кода, сгенерированного из вашего проекта.

Чтобы сгладить иерархию, у вас должен также быть MaskParameterAsGeneric глобальный набор свойств к 'off'. Для получения дополнительной информации смотрите, Генерируют параметрированный HDL-код от подсистемы маскированной.

hdlset_param('my_dut', 'FlattenHierarchy', 'on')

InputPipeline

InputPipeline позволяет вам задать реализацию с входной конвейеризацией для выбранных блоков. Значение параметров задает количество входных настроек канала связи (глубина трубопровода) в сгенерированном коде.

Следующий код задает входную глубину трубопровода двух этапов для каждого блока Sum в модели:

sblocks = find_system(gcb, 'BlockType', 'Sum');
for ii=1:length(sblocks),hdlset_param(sblocks{ii},'InputPipeline', 2), end;

При генерации кода для регистров трубопровода HDL Coder добавляет постфиксную строку к именам регистров трубопровода ввода или вывода. Постфиксной строкой по умолчанию является _pipe. Чтобы настроить постфиксную строку, используйте опцию Pipeline postfix в панели Global Settings / General в панели HDL Code Generation диалогового окна Configuration Parameters. В качестве альтернативы можно передать желаемый постфикс как вектор символов в makehdl свойство PipelinePostfix. Для примера смотрите постфикс Трубопровода.

InstantiateFunctions

Для блока MATLAB function можно использовать параметр InstantiateFunctions, чтобы сгенерировать VHDL^® entity или Verilog^® module для каждой функции. HDL Coder генерирует код для каждого entity или module в отдельном файле.

Опции InstantiateFunctions для блока MATLAB Function перечислены в следующей таблице.

hdlset_param('my_DUT/my_MATLABFcnBlk', 'InstantiateFunctions', 'on')

InstantiateStages

Для Cascade архитектура, можно использовать параметр InstantiateStages, чтобы сгенерировать VHDL entity или Verilog module для каждого этапа расчета. HDL Coder генерирует код для каждого entity или module в отдельном файле.

LoopOptimization

LoopOptimization позволяет вам передать потоком или развернуть циклы в коде, сгенерированном от блока MATLAB Function. Потоковая передача цикла оптимизирует для области; развертывание цикла оптимизирует для скорости.

hdlset_param('my_mlfn', 'LoopOptimization', 'Streaming')

LUTRegisterResetType

Используйте LUTRegisterResetType параметры блоков, чтобы управлять синтезом LUT в структуру ROM на FPGA.

Можно задать LUTRegisterResetType для следующих блоков:

Блок NCO HDL Optimized игнорирует этот параметр.

MapPersistentVarsToRAM

С MapPersistentVarsToRAM параметр реализации, можно использовать основанное на RAM отображение для персистентных массивов блока MATLAB Function вместо того, чтобы сопоставить с регистрами.

hdlset_param('sfir_fixed', 'RAMMappingThreshold', 128);

MapToRAM

Используйте MapToRAM сопоставлять интерполяционные таблицы (LUT) с RAM.

когда Simulate RAM Delay включен., MapToRAM свойство отключено для Оптимизированного HDL Косинуса и HDL Синуса Оптимизированные блоки.

OutputPipeline

OutputPipeline позволяет вам задать реализацию с выходной конвейеризацией для выбранных блоков. Значение параметров задает количество выходных настроек канала связи (глубина трубопровода) в сгенерированном коде.

Следующий код задает выходную глубину трубопровода двух этапов для каждого блока Sum в модели:

sblocks = find_system(gcb, 'BlockType', 'Sum');
for ii=1:length(sblocks),hdlset_param(sblocks{ii},'OutputPipeline', 2), end;

При генерации кода для регистров трубопровода HDL Coder добавляет постфиксную строку к именам регистров трубопровода ввода или вывода. Постфиксной строкой по умолчанию является _pipe. Чтобы настроить постфиксную строку, используйте опцию Pipeline postfix в диалоговом окне Configuration Parameters во вкладке HDL Code Generation > Global Settings > General. В качестве альтернативы можно использовать PipelinePostfix свойство с makehdl. Для примера смотрите постфикс Трубопровода.

См. также Распределенную Вставку Трубопровода для блоков MATLAB function.

RAMDirective

Используя RAMDirective, можно задать, хотите ли вы сопоставить блоки Оперативной памяти (RAM) в своей модели Simulink с блоками Оперативной памяти FPGA. Можно сопоставить блоки памяти большой емкости, такие как ultra от семейства Xilinx и M144k от Куарта^®семейство. Задайте эти значения RAMDirective для блоков RAM в вашем проекте на основе инструмента синтеза.

Когда вы задаете значение для этой установки, HDL Coder генерирует ramstyle припишите в HDL-коде. Этот атрибут задает тип модуля Оперативной памяти, который вы хотите, чтобы инструмент синтеза использовал при выведении блоков RAM в проекте.

То, когда вы не делаете, задало любое значение для этой установки, HDL Coder не генерирует ramstyle припишите в HDL-коде. Инструмент синтеза определяет тип выведенного RAM для отображения блоков RAM в вашей модели.

hdlset_param(<ram_block_name>, ‘RAMDirective’, <attribute_value>);

hRam = hdl.RAM(‘RAMType’, ‘Single Port RAM’, ‘RAMDirective’, ‘ultra’);

 attribute ram_style: string;
 attribute ram_style of ram : signal is "block";

(* ram_style = "block" *)

ResetType

Используйте ResetType параметры блоков, чтобы подавить генерацию логики сброса.

Можно задать ResetType для следующих блоков:

hdlset_param(path_to_block,'ResetType','none')

hdlset_param('mySubsys/UnitDelay1','ResetType','none');

SerialPartition

Используйте этот параметр на блоках Min/Max, чтобы задать разделы для последовательной каскадной архитектуры. Настройка по умолчанию использует минимальное количество разделов.

Это свойство также используется для последовательных архитектур фильтра. Поскольку, как сконфигурировать блоки фильтра, смотрите SerialPartition.

SharingFactor

Используйте SharingFactor задавать количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значением по умолчанию является 0. Смотрите Разделение ресурсов.

SoftReset

Используйте SoftReset параметры блоков, чтобы задать, сгенерировать ли благоприятную для оборудования синхронную логику сброса или локальную логику сброса, которая совпадает с поведением симуляции Simulink. Это свойство доступно для блока Unit Delay Resettable или блока Unit Delay Enabled Resettable.

Когда SoftReset установите на 'off', следующий код сгенерирован для блока Unit Delay Resettable:

always @(posedge clk or posedge reset)
  begin : Unit_Delay_Resettable_process
    if (reset == 1'b1) begin
      Unit_Delay_Resettable_zero_delay <= 1'b1;
      Unit_Delay_Resettable_switch_delay <= 2'b00;
    end
    else begin
      if (enb) begin
        Unit_Delay_Resettable_zero_delay <= 1'b0;
        if (UDR_reset == 1'b1) begin
          Unit_Delay_Resettable_switch_delay <= 2'b00;
        end
        else begin
          Unit_Delay_Resettable_switch_delay <= In1;
        end
      end
    end
  end

assign Unit_Delay_Resettable_1 = 
            (UDR_reset || 
             Unit_Delay_Resettable_zero_delay ? 1'b1 : 1'b0);
assign out0 = (Unit_Delay_Resettable_1 == 1'b1 ? 2'b00 :
            Unit_Delay_Resettable_switch_delay);

Когда SoftReset установите на 'on', следующий код сгенерирован для блока Unit Delay Resettable:

always @(posedge clk or posedge reset)
  begin : Unit_Delay_Resettable_process
    if (reset == 1'b1) begin
      Unit_Delay_Resettable_reg <= 2'b00;
    end
    else begin
      if (enb) begin
        if (UDR_reset != 1'b0) begin
          Unit_Delay_Resettable_reg <= 2'b00;
        end
        else begin
          Unit_Delay_Resettable_reg <= In1;
        end
      end
    end
  end

assign out0 = Unit_Delay_Resettable_reg;

StreamingFactor

Количество параллельных информационных каналов или векторы, чтобы преобразовать в последовательные, скалярные информационные каналы мультиплексирующими время последовательными путями данных и совместным использованием аппаратных ресурсов. Значение по умолчанию 0, который реализует полностью параллельные информационные каналы. См. также Потоковую передачу.

UsePipelines

Можно использовать этот режим с блоками Product в режимах Divide и Reciprocal. Это свойство становится доступным, когда вы устанавливаете архитектуру HDL для блоков к ShiftAdd. Эта архитектура использует алгоритм деления невосстановления, который выполняет, несколько переключают и добавляют операции, чтобы вычислить частное. ShiftAdd архитектура обеспечивает улучшенную точность по сравнению с методом приближения Ньютона-Raphson.

Когда вы используете ShiftAdd архитектура, можно использовать UsePipelines параметр реализации, чтобы задать, использовать ли конвейерную или неконвейерную реализацию деления невосстановления.

hdlset_param('my_dut/divide', 'UsePipelines', 'off');

UseRAM

UseRAM параметр реализации позволяет использовать основанное на RAM отображение для блока вместо того, чтобы сопоставить со сдвиговым регистром.

Этот параметр реализации доступен для блока Delay в библиотеке Simulink Discrete и блока Delay (DSP System Toolbox) в библиотеке DSP System Toolbox Signal Operations.

VariablesToPipeline

Параметр VariablesToPipeline позволяет вам вставить регистр трубопровода при выходе одной или нескольких переменных MATLAB. Задайте список переменных как вектор символов с пробелами, разделяющими переменные.

См. также Трубопровод Выражения MATLAB.