Modulo by Constant HDL Optimized

Выполните ультрасовременную операцию с постоянным знаменателем и сгенерируйте оптимизированный HDL-код

Библиотека:
Поддержка HDL Fixed-Point Designer / Математические операции

Описание

Блок Modulo by Constant HDL Optimized выполняет операцию с модулем (остаток после деления) с постоянным знаменателем с помощью оптимизированной архитектуры HDL с истинной для цикла задержкой.

Блок Modulo by Constant использует алгоритм, который функционально похож на Сокращение Барретта. Операция деления вычисляется через умножение инверсией, которая обычно приводит к лучшей эффективности на встраиваемых системах.

Порты

Входной параметр

развернуть все

`X` — Дивиденд
действительный скаляр

Дивиденд в виде действительного скаляра.

Если X является типом данных с фиксированной точкой, он должен использовать масштабирование двоичной точки.

`validIn` — Допустимо ли введенный
булев скаляр

Допустимо ли введенный в виде булева скаляра. Этот управляющий сигнал указывает, когда данные из входного порта X допустимы. Когда этим значением является 1 TRUE), блок получает значение на входном порте X. Когда этим значением является 0 ложь), блок игнорирует входные выборки.

Типы данных: Boolean

Вывод

развернуть все

`Y` — Результат операции модуля
скаляр

Результат операции модуля, возвращенной как скаляр.

`validOut` — Допустимы ли выходные данные
булев скаляр

Допустимы ли выходные данные, возвращенные как булев скаляр. Когда значением этого управляющего сигнала является 1 TRUE), блок успешно вычислил выход Y. Когда этим значением является 0 ложь), выходные данные не допустимо.

Типы данных: Boolean

Параметры

развернуть все

`Denominator` — Делитель
10 (значений по умолчанию) | действительный скаляр

Делитель, чтобы использовать для операции модуля в виде положительного, конечного скаляра с действительным знаком.

Программируемое использование

Параметры блоков: Denominator

Ввод: символьный вектор

Значения: MATLAB^® выражение, которое оценивает к положительной, конечной фиксированной точке с действительным знаком или числовому значению

Значение по умолчанию: '10'

Примеры модели

Implement HDL Optimized Modulo By Constant

Реализуйте HDL оптимизированный модуль постоянным

Как использовать блок Modulo by Constant HDL Optimized.

Алгоритмы

Операция с модулем,

$Y = X \mod D = X - ⌊ \frac{X}{D} ⌋ \times D$

важный базовый блок для многих математических алгоритмов. Однако эта формула для mod X D в вычислительном отношении неэффективна для фиксированной точки и целочисленных входных параметров. Много встраиваемых процессоров испытывают недостаток в инструкциях для целочисленного деления. Те, которые действительно сделали, чтобы они потребовали, чтобы много тактов вычислили ответ. Деление также неэффективно в коммерчески доступном FPGAs, арифметические схемы которого спроектированы для эффективного умножения, сложения и вычитания. Наконец, для операций с модулем фиксированной точки, это затрудняет, чтобы оптимизировать размер слова внутренних типов данных, используемых для вычисления, потому что операция деления неограниченна, даже для маленьких-wordlength входных параметров.

Знаменатель в проблеме по модулю является постоянным временем компиляции, таким образом, блок может вычислить настеленное пол деление при помощи умножения, сопровождаемого броском. Перезапись операции деления как

$\frac{X}{D} = X \times \frac{1}{D}$

показывает это. Константа вычисляется к точности, необходимой, чтобы обеспечить и точность и вычислительный КПД. Состав исполнителей, который следует, отбрасывает любые дробные биты, который является эффективной операцией на обоих микропроцессорах и FPGAs.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Документация

Modulo by Constant HDL Optimized

Описание

Порты

Входной параметр

`X` — Дивиденд
действительный скаляр

`validIn` — Допустимо ли введенный
булев скаляр

Вывод

`Y` — Результат операции модуля
скаляр

`validOut` — Допустимы ли выходные данные
булев скаляр

Параметры

`Denominator` — Делитель
10 (значений по умолчанию) | действительный скаляр

Программируемое использование

Примеры модели

Реализуйте HDL оптимизированный модуль постоянным

Алгоритмы

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Fixed-Point Designer

Поддержка

Документация

Modulo by Constant HDL Optimized

Описание

Порты

Входной параметр

X — Дивиденд действительный скаляр

validIn — Допустимо ли введенный булев скаляр

Вывод

Y — Результат операции модуля скаляр

validOut — Допустимы ли выходные данные булев скаляр

Параметры

Denominator — Делитель 10 (значений по умолчанию) | действительный скаляр

Программируемое использование

Примеры модели

Реализуйте HDL оптимизированный модуль постоянным

Алгоритмы

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Fixed-Point Designer

Поддержка

`X` — Дивиденд
действительный скаляр

`validIn` — Допустимо ли введенный
булев скаляр

`Y` — Результат операции модуля
скаляр

`validOut` — Допустимы ли выходные данные
булев скаляр

`Denominator` — Делитель
10 (значений по умолчанию) | действительный скаляр

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.