Эта страница описывает параметры конфигурации, которые находятся в разделе Clock settings HDL Code Generation> панель Global Settings диалогового окна Configuration Parameters. Используйте эти параметры, чтобы задать имя сигнала часов, количество входных параметров часов, активного фронта синхроимпульса и постфикса для процесса часов и контроллера синхронизации.
Задайте имя для входного порта часов в сгенерированном HDL-коде.
Значение по умолчанию:
clk
Введите имя сигнала часов в сгенерированном HDL-коде как вектор символов.
Для сгенерированной сущности my_filter, если вы задаете 'filter_clock' как имя сигнала часов, объявление сущности находится как показано в этом фрагменте кода:
ENTITY my_filter IS
PORT( filter_clock : IN std_logic;
clk_enable : IN std_logic;
reset : IN std_logic;
my_filter_in : IN std_logic_vector (15 DOWNTO 0); -- sfix16_En15
my_filter_out : OUT std_logic_vector (15 DOWNTO 0); -- sfix16_En15
);
END my_filter;
Если вы задаете VHDL® или Verilog® зарезервированное слово, генератор кода добавляет строку постфикса зарезервированного слова, чтобы сформировать допустимый идентификатор VHDL или Verilog. Например, если вы задаете зарезервированное слово signal, получившейся строкой имени был бы signal_rsvd.
Свойство:
ClockInputPort |
| Ввод: символьный вектор |
| Значение: допустимый идентификатор на выходном языке |
Значение по умолчанию:
'clk' |
Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.
Например, можно задать это свойство при генерации HDL-кода для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.
Использование hdlset_param устанавливать параметр на модели. Затем сгенерируйте использование HDL-кода makehdl.
hdlset_param('sfir_fixed','ClockInputPort','system_clk') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство в качестве аргумента к makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockInputPort','system_clk')
Задайте генерацию сингла или нескольких входных параметров часов.
Значение по умолчанию:
Single
SingleГенерирует один вход часов для DUT. Если DUT является многоскоростным, входные часы являются уровнем основного тактового генератора, и контроллер синхронизации синтезируется, чтобы сгенерировать дополнительные часы как требуется. Рекомендуется, чтобы вы использовали один сигнал часов в своем проекте.
MultipleГенерирует уникальные часы для каждого Simulink® уровень в DUT. Количество синхронизации сгенерированных контроллеров зависит от содержимого DUT. Сверхдискретизировать фактор должен быть 1 (значение по умолчанию), чтобы задать несколько часов.
Свойство:
ClockInputs |
| Ввод: символьный вектор |
Значение:
'Single' | 'Multiple'
|
Значение по умолчанию:
'Single' |
Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.
Например, можно задать это свойство при генерации HDL-кода для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.
Использование hdlset_param устанавливать параметр на модели. Затем сгенерируйте использование HDL-кода makehdl.
hdlset_param('sfir_fixed','ClockInputs','Multiple') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство в качестве аргумента к makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockInputs','Multiple')
Задайте активный фронт синхроимпульса, который инициировал always Verilog блоки или VHDL process блоки в сгенерированном HDL-коде.
Значение по умолчанию: Rising.
Возрастающее ребро, или 0 к 1 переход, является активным фронтом синхроимпульса.
Падающее ребро, или 1 к 0 переход, является активным фронтом синхроимпульса.
Свойство:
ClockEdge |
| Ввод: символьный вектор |
Значение:
'Rising' | 'Falling'
|
Значение по умолчанию:
'Rising' |
Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.
Например, можно задать это свойство при генерации HDL-кода для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.
Использование hdlset_param устанавливать параметр на модели. Затем сгенерируйте использование HDL-кода makehdl.
hdlset_param('sfir_fixed','ClockEdge','Falling') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство в качестве аргумента к makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockEdge','Falling')
Задайте постфикс как вектор символов. Генератор кода добавляет этот постфикс к именам процесса часов HDL.
Значение по умолчанию:
_process
HDL Coder™ использует process блоки для операций регистра. Метка для каждого из этих блоков выведена из имени регистра и постфиксного _process. Например, генератор кода выводит метку delay_pipeline_process в следующем объявлении блока от регистра называют delay_pipeline и постфиксный _process по умолчанию.
delay_pipeline_process : PROCESS (clk, reset) BEGIN . . .
Свойство:
ClockProcessPostfix |
| Ввод: символьный вектор |
Значение по умолчанию:
'_process' |
Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.
Например, можно задать это свойство при генерации HDL-кода для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.
Использование hdlset_param устанавливать параметр на модели. Затем сгенерируйте использование HDL-кода makehdl.
hdlset_param('sfir_fixed','ClockProcessPostfix','delay_postfix') makehdl('sfir_fixed/symmetric_fir')
Передайте свойство в качестве аргумента к makehdl функция.
makehdl('sfir_fixed/symmetric_fir','ClockProcessPostfix','delay_postfix')
Задайте постфикс как вектор символов. Генератор кода добавляет этот суффикс к имени DUT, чтобы сформировать контроллер синхронизации имя.
Значение по умолчанию:
'_tc'
Файл контроллера синхронизации сгенерирован, если проект использует несколько уровней, например:
Когда код сгенерирован для многоскоростной модели.
Когда оптимизация области или скорости или архитектура блока, вводит локальный многоскоростной.
Контроллер синхронизации имя основан на имени DUT. Например, если именем вашего DUT является my_test, по умолчанию HDL Coder добавляет постфиксный _tc сформировать контроллер синхронизации имя, my_test_tc.
Свойство:
TimingControllerPostfix |
| Ввод: символьный вектор |
Значение по умолчанию:
'_tc' |
Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.