makehdl
Сгенерируйте код RTL HDL из модели, подсистемы или модели - ссылки
Синтаксис
Описание
makehdl( генерирует HDL-код из заданной модели DUT, подсистемы или модели - ссылки.dut)
Примечание
Выполнение этой команды может активировать установку Open at simulation start для блоков, таких как блок Scope и поэтому вызвать блок.
makehdl( генерирует HDL-код из заданной модели DUT, подсистемы или модели - ссылки с опциями, заданными одним или несколькими аргументами пары "имя-значение".dut,Name,Value)
Примеры
Сгенерируйте VHDL для текущей модели
В этом примере показано, как сгенерировать VHDL для симметричной модели FIR.
Откройте sfir_fixed модель.
sfir_fixed
Сгенерируйте HDL-код для текущей модели с набором опций генерации кода к значениям по умолчанию.
makehdl('sfir_fixed/symmetric_fir','TargetDirectory','C:\GenVHDL\hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin VHDL Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir.vhd. ### Creating HDL Code Generation Check Report file://C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный код VHDL сохранен в hdlsrc папка.
Сгенерируйте Verilog для подсистемы в модели
Сгенерируйте Verilog® для подсистемы symmetric_fir в модели sfir_fixed.
Откройте sfir_fixed модель.
sfir_fixed;
Модель открывается в новом окне Simulink®.
Сгенерируйте Verilog для symmetric_fir подсистема.
makehdl('sfir_fixed/symmetric_fir', 'TargetLanguage', 'Verilog', ... 'TargetDirectory', 'C:/Generate_Verilog/hdlsrc')
### Generating HDL for 'sfir_fixed/symmetric_fir'. ### Starting HDL check. ### Begin Verilog Code Generation for 'sfir_fixed'. ### Working on sfir_fixed/symmetric_fir as C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir.v. ### Creating HDL Code Generation Check Report file://C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages. ### HDL code generation complete.
Сгенерированный код Verilog для symmetric_fir подсистема сохранена в hdlsrc\sfir_fixed\symmetric_fir.v.
Закройте модель.
bdclose('sfir_fixed');
Проверяйте подсистему на совместимость с генерацией HDL-кода
Проверяйте что подсистема symmetric_fir совместимо с генерацией HDL-кода, затем сгенерируйте HDL.
Откройте sfir_fixed модель.
sfir_fixed
Модель открывается в новом окне Simulink®.
Используйте checkhdl функционируйте, чтобы проверять ли symmetric_fir подсистема совместима с генерацией HDL-кода.
hdlset_param('sfir_fixed','TargetDirectory','C:/HDL_Checks/hdlsrc'); checkhdl('sfir_fixed/symmetric_fir')
### Starting HDL check. ### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
checkhdl завершенный успешно, что означает, что модель совместима для генерации HDL-кода. Чтобы сгенерировать код, используйте makehdl
makehdl('sfir_fixed/symmetric_fir')
### Generating HDL for 'sfir_fixed/symmetric_fir'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('sfir_fixed', { 'HDL Code Generation' } )">sfir_fixed</a> for HDL code generation parameters.
### Starting HDL check.
### Begin VHDL Code Generation for 'sfir_fixed'.
### Working on sfir_fixed/symmetric_fir as C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir.vhd.
### Creating HDL Code Generation Check Report file://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html
### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
Сгенерированный код VHDL® для symmetric_fir подсистема сохранена в hdlsrc\sfir_fixed\symmetric_fir.vhd.
Закройте модель.
bdclose('sfir_fixed');
Входные параметры
dut — Модель DUT или имя подсистемы
символьный вектор
Заданный как имя подсистемы, имя модели верхнего уровня или модель - ссылка называет со всем иерархическим путем.
Пример: 'top_level_name'
Пример: 'top_level_name/subsysA/subsysB/codegen_subsys_name'
Аргументы name-value
Задайте дополнительные разделенные запятой пары Name,Value аргументы. Name имя аргумента и Value соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.
'TargetLanguage','Verilog'HDLSubsystem — Подсистема DUT
символьный вектор
Задайте Подсистему в своей модели, чтобы сгенерировать HDL-код для. Для получения дополнительной информации смотрите, Генерируют HDL для.
TargetLanguage — Выходной язык
'VHDL' (значение по умолчанию) | 'Verilog'
Задайте, сгенерировать ли код VHDL или Verilog. Для получения дополнительной информации смотрите Язык.
TargetDirectory — Директория Output
'hdlsrc' (значение по умолчанию) | вектор символов
Задайте путь, чтобы записать сгенерированные файлы и HDL-код в. Для получения дополнительной информации смотрите Папку.
SynthesisTool — Инструмент Synthesis
'' (значение по умолчанию) | 'Altera Quartus II' | 'Xilinx ISE' | 'Xilinx Vivado' | 'Intel Quartus Pro'
Задайте инструмент синтеза для предназначения для сгенерированного HDL-кода как вектор символов. Для получения дополнительной информации смотрите Инструмент Синтеза.
SynthesisToolChipFamily — Серия ИС инструмента Synthesis
'' (значение по умолчанию) | вектор символов
Задайте серию ИС инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите Семейство.
SynthesisToolDeviceName — Имя устройства инструмента Synthesis
'' (значение по умолчанию) | вектор символов
Задайте имя устройства инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите Устройство.
SynthesisToolPackageName — Имя пакета инструмента Synthesis
'' (значение по умолчанию) | вектор символов
Задайте имя пакета инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите Пакет.
SynthesisToolSpeedValue — Значение скорости инструмента Synthesis
'' (значение по умолчанию) | вектор символов
Задайте значение скорости инструмента синтеза для целевого устройства как вектор символов. Для получения дополнительной информации смотрите Скорость.
TargetFrequency — Целевая частота в МГц
'' (значение по умолчанию) | вектор символов
Задайте целевую частоту в МГц как вектор символов. Для получения дополнительной информации смотрите Целевой Параметр Частоты.
BalanceDelays — Задержите балансировку
'on' (значение по умолчанию) | 'off'
Задайте, разрешить ли задержку, балансирующуюся на модели. Для получения дополнительной информации смотрите задержки Баланса.
RAMMappingThreshold — Минимальный размер RAM для отображения с RAM вместо регистров
256 (значений по умолчанию) | положительное целое число
Задайте, в битах, минимальный размер RAM, требуемый для отображения с RAM вместо регистров. Для получения дополнительной информации смотрите, что RAM сопоставляет порог (биты).
MapPipelineDelaysToRAM — Сопоставьте регистры трубопровода в сгенерированном HDL-коде к RAM
'off' (значение по умолчанию) | 'on'
Задайте, сопоставить ли регистры трубопровода в сгенерированном HDL-коде с блоком RAM на FPGA. Для получения дополнительной информации смотрите задержки трубопровода Карты с RAM.
TransformNonZeroInitValDelay — Преобразуйте задержки с ненулевым начальным значением
'on' (значение по умолчанию) | 'off'
Задайте, преобразовать ли блоки Delay, которые имеют ненулевое начальное значение с блоками Delay, которые имеют нулевое начальное значение. Для получения дополнительной информации смотрите Преобразование не нулевая задержка начального значения.
MultiplierPartitioningThreshold — Множители раздела на основе порога
'Inf' (значение по умолчанию) | положительное целое число
Множители раздела в проекте на основе порогового значения. Порог должен быть положительным целочисленным значением, N. Для получения дополнительной информации смотрите, что Множитель делит порог.
MulticyclePathInfo — Ограничительная генерация файла мультивелосипедной дорожки
'off' (значение по умолчанию) | 'on'
Сгенерируйте ограничительный текстовый файл мультивелосипедной дорожки. Для получения дополнительной информации смотрите информацию о пути От регистра к регистру.
MulticyclePathConstraints — Включите - базирующаяся генерация файла ограничения тракта мультицикла
'off' (значение по умолчанию) | 'on'
Сгенерируйте разрешение - базирующийся файл ограничений тракта мультицикла. Для получения дополнительной информации смотрите, Включают - базирующиеся ограничения.
DistributedPipeliningPriority — Задайте приоритет для распределенного алгоритма конвейеризации
'NumericalIntegrity' (значение по умолчанию) | 'Performance'
Задайте, приоритизировать ли распределенную оптимизацию конвейеризации для вычислительной целостности или эффективность. Для получения дополнительной информации смотрите Распределенный приоритет конвейеризации.
HierarchicalDistPipelining — Иерархическая распределенная конвейеризация
'off' (значение по умолчанию) | 'on'
Примените иерархическую распределенную оптимизацию конвейеризации на модель, чтобы переместить задержки через иерархии. Для получения дополнительной информации смотрите Иерархическую распределенную конвейеризацию.
PreserveDesignDelays — Препятствуйте тому, чтобы распределенная конвейеризация переместила задержки проекта
'off' (значение по умолчанию) | 'on'
Распределите задержки проекта своей модели. Для получения дополнительной информации смотрите задержки проекта Заповедника.
ClockRatePipelining — Вставьте регистры трубопровода на тактовой частоте вместо скорости передачи данных для мультивелосипедных дорожек
'on' (значение по умолчанию) | 'off'
Вставьте регистры трубопровода на тактовой частоте или скорости передачи данных. Для получения дополнительной информации смотрите, что Тактовая частота конвейерно обрабатывает.
ClockRatePipelineOutputPorts — Конвейеризация тактовой частоты для портов DUT
'on' (значение по умолчанию) | 'off'
Включите конвейеризацию тактовой частоты для портов DUT. Для получения дополнительной информации смотрите, Позволяют конвейеризацию тактовой частоты выходных портов DUT.
AdaptivePipelining — Вставьте адаптивные трубопроводы
'off' (значение по умолчанию) | 'on'
Вставьте адаптивные регистры трубопровода в свой проект. Для получения дополнительной информации смотрите Адаптивную конвейеризацию.
ShareAdders — Совместно используйте сумматоры в проекте
'off' (значение по умолчанию) | 'on'
Используйте оптимизацию разделения ресурсов, чтобы совместно использовать сумматоры в вашем проекте. Для получения дополнительной информации смотрите Сумматоры Доли.
AdderSharingMinimumBitwidth — Минимум bitwidth разделяемого сумматора для разделения ресурсов
0
Минимум bitwidth разделяемого сумматора для оптимизации разделения ресурсов в виде положительного целого числа. Для получения дополнительной информации смотрите, что Сумматор совместно использует минимум bitwidth.
ShareMultipliers — Совместно используйте множители в проекте
'on' (значение по умолчанию) | 'on'
Используйте оптимизацию разделения ресурсов, чтобы совместно использовать множители в вашем проекте. Для получения дополнительной информации смотрите Множители Доли.
MultiplierSharingMinimumBitwidth — Минимум bitwidth разделяемого множителя для разделения ресурсов
0
Минимум bitwidth разделяемого множителя для оптимизации разделения ресурсов в виде положительного целого числа. Для получения дополнительной информации смотрите, что Множитель совместно использует минимум bitwidth.
MultiplierPromotionThreshold — Минимальное продвижение wordlength
0
Минимум wordlength, которым генератор кода продвигает множитель для совместного использования с другими множителями. Для получения дополнительной информации смотрите порог продвижения Множителя.
ShareMultiplyAdds — Доля Умножается - Добавляют блоки в проекте
'on' (значение по умолчанию) | 'on'
Используйте оптимизацию разделения ресурсов, чтобы совместно использовать блоки Multiply-Add в вашем проекте. Для получения дополнительной информации смотрите Множители Доли.
MultiplyAddSharingMinimumBitwidth — Минимум bitwidth разделяемого блока Multiply - Add для разделения ресурсов
0
Минимум bitwidth разделяемого блока Multiply-Add для оптимизации разделения ресурсов в виде положительного целого числа. Для получения дополнительной информации смотрите, что блок Multiply - Add совместно использует минимум bitwidth.
ShareAtomicSubsystems — Совместно используйте атомарные подсистемы в проекте
'on' (значение по умолчанию) | 'on'
Используйте оптимизацию разделения ресурсов, чтобы совместно использовать блоки Atomic Subsystem в вашем проекте. Для получения дополнительной информации смотрите подсистемы Доли.
ShareMATLABBlocks — Совместно используйте блоки MATLAB function в проекте
'on' (значение по умолчанию) | 'on'
Используйте оптимизацию разделения ресурсов, чтобы совместно использовать блоки MATLAB Function в вашем проекте. Для получения дополнительной информации смотрите блоки MATLAB function Доли.
ShareFloatingPointIPs — Совместно используйте дюйм/с с плавающей точкой в проекте
'on' (значение по умолчанию) | 'on'
Используйте оптимизацию разделения ресурсов, чтобы совместно использовать дюйм/с с плавающей точкой в вашем проекте. Для получения дополнительной информации смотрите Долю дюйм/с С плавающей точкой.
FloatingPointTargetConfiguration — Целевая настройка с плавающей точкой
'' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Библиотеку IP С плавающей точкой.
Traceability — Сгенерируйте отчет с отображением ссылок между HDL и моделью
'off' (значение по умолчанию) | 'on'
Сгенерируйте отчет трассируемости, который имеет гиперссылки для навигации из кода к модели и из модели к коду. Для получения дополнительной информации смотрите, Генерируют отчет трассируемости.
TraceabilityStyle — Уровень линии или основанный на комментарии стиль трассируемости
'LineLevel' (значение по умолчанию) | 'CommentBased'
Сгенерируйте отчет трассируемости, который имеет гиперссылки от каждой линии или к комментарию, указывающему на блок кода для навигации из кода к модели и из модели к коду. Для получения дополнительной информации смотрите стиль Трассируемости.
ResourceReport — Использование ресурса сообщает о генерации
'off' (значение по умолчанию) | 'on'
Сгенерируйте использование ресурса, сообщают, что отображает количество аппаратных ресурсов, которые использует сгенерированный HDL-код. Для получения дополнительной информации смотрите, Генерируют отчет использования ресурса.
OptimizationReport — Генерация отчета оптимизации
'off' (значение по умолчанию) | 'on'
Сгенерируйте оптимизацию, сообщают, что отображает эффект оптимизации, такой как потоковая передача, совместное использование и распределенная конвейеризация. Для получения дополнительной информации смотрите, Генерируют отчет оптимизации.
HDLGenerateWebview — Включайте Веб-представление модели
'on' (значение по умолчанию) | 'off'
Сгенерируйте веб-представление модели в Генерации кода, сообщают, чтобы легко перейти между кодом и моделью. Для получения дополнительной информации смотрите Веб-представление модели Generate.
ResetType — Сбросьте тип
'async' (значение по умолчанию) | 'sync'
Задайте, использовать ли синхронный или асинхронный сброс в сгенерированном HDL-коде. Для получения дополнительной информации смотрите тип Сброса.
ResetAssertedLevel — Утверждаемый (активный) уровень сброса
'active-high' (значение по умолчанию) | 'active-low'
Задайте, использовать ли возбуждаемый высоким уровнем сигнала или возбуждаемый низким уровнем сигнала утверждаемый уровень для входного сигнала сброса. Для получения дополнительной информации смотрите, что Сброс утверждал уровень.
ClockInputPort — Синхронизируйте имя входного порта
'clk' (значение по умолчанию) | вектор символов
Задайте имя входного порта часов как вектор символов. Для получения дополнительной информации смотрите входной порт Часов.
ClockEnableInputPort — Часы включают имя входного порта
'clk_enable' (значение по умолчанию) | вектор символов
Укажите, что часы включают имя входного порта как вектор символов. Для получения дополнительной информации смотрите, что Часы включают входной порт.
ResetInputPort — Сбросьте имя входного порта
'reset' (значение по умолчанию) | вектор символов
Сбросьте имя входного порта в виде вектора символов.
Для получения дополнительной информации смотрите входной порт Сброса.
ClockEdge — Активный фронт синхроимпульса
'Rising' (значение по умолчанию) | 'Falling'
Задайте активный фронт синхроимпульса для сгенерированного HDL-кода. Для получения дополнительной информации смотрите Фронт синхроимпульса
ClockInputs — Один или несколько входных параметров часов
'Single' (значение по умолчанию) | 'Multiple'
Задайте, сгенерировать ли один или несколько входных параметров часов в HDL-коде. Для получения дополнительной информации смотрите входные параметры Часов.
Oversampling — Сверхдискретизация фактора для глобальных часов
1
Частота глобальной сверхдискретизации синхронизирует в виде целочисленного кратного базовую ставку модели. Для получения дополнительной информации смотрите фактор Сверхдискретизации.
UserComment — Комментарий заголовка файла HDL
символьный вектор
Задайте строки с комментариями в заголовке сгенерированного HDL и файлов испытательного стенда. Для получения дополнительной информации см. Комментарий в заголовке.
VerilogFileExtension — Verilog® расширение файла
'.v' (значение по умолчанию) | вектор символов
Задайте расширение файла для сгенерированных файлов Verilog. Для получения дополнительной информации смотрите расширение файла Verilog.
VHDLFileExtension — VHDL® расширение файла
'.vhd' (значение по умолчанию) | вектор символов
Задайте расширение файла для сгенерированных файлов VHDL. Для получения дополнительной информации смотрите расширение файла VHDL.
EntityConflictPostfix — Постфикс для дублирующихся имен модуля сущности или Verilog VHDL
'_block' (значение по умолчанию) | вектор символов
Задайте постфикс как вектор символов, который разрешает дублирующуюся сущность или имена модуля. Для получения дополнительной информации смотрите, что Сущность конфликтует постфикс.
PackagePostfix — Постфикс для имени файла пакета
'_pkg' (значение по умолчанию) | вектор символов
Задайте постфикс для имени файла пакета как вектор символов. Для получения дополнительной информации смотрите постфикс Пакета.
ReservedWordPostfix — Постфикс для имен, конфликтующих с зарезервированными словами VHDL или Verilog
'_rsvd' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс Зарезервированного слова.
SplitEntityArch — Разделите сущность VHDL и архитектуру в отдельные файлы
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите сущность Разделения и архитектуру.
SplitEntityFilePostfix — Постфикс для имен файлов сущности VHDL
'_entity' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс файла сущности Разделения.
SplitArchFilePostfix — Постфикс для имен файлов архитектуры VHDL
'_arch' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс файла дуги Разделения.
VHDLArchitectureName — Имя архитектуры VHDL
'rtl' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите имя архитектуры VHDL.
ClockProcessPostfix — Постфикс для имен процесса часов
'_process' (значение по умолчанию) | вектор символов
Задайте постфикс для синхронизированных имен процесса как вектор символов. Для получения дополнительной информации смотрите Синхронизированный раздел постфикса процесса в диспетчере Синхронизации Постфиксе Параметерсе и Установках часов.
ComplexImagPostfix — Постфикс для мнимой части комплексного сигнала
'_im' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Complex imaginary part postfix в Комплексных Параметрах Постфикса Сигналов.
ComplexRealPostfix — Постфикс для мнимой части комплексных имен сигнала
'_re' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Complex real part postfix в Комплексных Параметрах Постфикса Сигналов.
EnablePrefix — Префикс для внутреннего включает сигналы
'enb' (значение по умолчанию) | вектор символов
Префикс для внутренних часов включает, и поток управления включают сигналы в виде вектора символов. Для получения дополнительной информации смотрите, что Часы Включают Настройки и Параметры.
ModulePrefix — Префикс для модулей или имен сущности
'' (значение по умолчанию) | вектор символов
Задайте префикс для каждого модуля или имени сущности в сгенерированном HDL-коде. HDL Coder™ также применяет этот префикс к сгенерированным именам файлов скрипта
Для получения дополнительной информации смотрите ModulePrefix в Специфичных для языка Идентификаторах и Постфиксных Параметрах.
TimingControllerPostfix — Постфикс для синхронизации имени контроллера
'_tc' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Timing controller postfix в диспетчере Синхронизации Постфиксе Параметерсе и Установках часов.
PipelinePostfix — Постфикс для ввода и вывода конвейерно обрабатывает имена регистра
'_pipe' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс Трубопровода.
VHDLLibraryName — Имя библиотеки VHDL
'work' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите имя библиотеки VHDL.
UseSingleLibrary — Сгенерируйте код VHDL для моделей - ссылок в одну библиотеку
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Генерируют код VHDL для моделей - ссылок в одну библиотеку.
BlockGenerateLabel — Блокируйте постфикс метки для VHDL GENERATE операторы
'_gen' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите, что Блок генерирует метку.
OutputGenerateLabel — Выведите постфикс метки присвоения для VHDL GENERATE операторы
'outputgen' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите, что Выход генерирует метку.
InstanceGenerateLabel — Раздел экземпляра помечает постфикс для VHDL GENERATE операторы
'_gen' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите, что Экземпляр генерирует метку.
InstancePostfix — Постфикс для сгенерированных имен экземпляра компонента
'' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс Экземпляра.
InstancePrefix — Префикс для сгенерированных имен экземпляра компонента
'u_' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите префикс Экземпляра.
VectorPrefix — Префикс для векторных имен
'vector_of_' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Векторный префикс.
HDLMapFilePostfix — Постфикс для отображения файла
'_map.txt' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс файла Карты.
InputType — Тип данных HDL для входных портов
'wire' или 'std_logic_vector' (значение по умолчанию) | 'signed/unsigned'
Входные параметры VHDL могут иметь 'std_logic_vector' или 'signed/unsigned' тип данных. Входными параметрами Verilog должен быть 'wire'.
Для получения дополнительной информации смотрите, что Порт Ввода и вывода и Часы Включают Параметры Выходного типа.
OutputType — Тип данных HDL для выходных портов
'Same as input data type' (значение по умолчанию) | 'std_logic_vector' | 'signed/unsigned' | 'wire'
VHDL выход может быть 'Same as input data type', 'std_logic_vector' или 'signed/unsigned'. Verilog выход должен быть 'wire'.
Для получения дополнительной информации смотрите, что Порт Ввода и вывода и Часы Включают Параметры Выходного типа.
ClockEnableOutputPort — Часы включают имя выходного порта
'ce_out' (значение по умолчанию) | вектор символов
Часы включают имя выходного порта в виде вектора символов.
Для получения дополнительной информации смотрите, что Часы Включают выходной порт.
MinimizeClockEnables — Не используйте часы, включают логику для односкоростных проектов
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Минимизируют Часы, Включает и Параметры Сигнала Сброса.
MinimizeGlobalResets — Не используйте глобальную логику сброса для односкоростных проектов
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Минимизируют Часы, Включает и Параметры Сигнала Сброса.
TriggerAsClock — Используйте триггерный сигнал в качестве часов в триггируемых подсистемах
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите триггерный сигнал Использования как часы.
EnableTestPoints — Включите генерацию порта HDL DUT для тестовых точек
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите генерацию порта Enable HDL DUT для тестовых точек.
ScalarizePorts — Сгладьте векторные порты в скалярные порты
'off' (значение по умолчанию) | 'on' | 'dutlevel'
Для получения дополнительной информации смотрите порты Scalarize.
UseAggregatesForConst — Представляйте постоянные значения агрегатами
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Представляют постоянные значения агрегатами.
InlineMATLABBlockCode — Встроенный HDL-код для блоков MATLAB function
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации см. Встроенный код блока MATLAB function.
InitializeBlockRAM — Начальная генерация значения сигналов для блоков RAM
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите, Инициализируют все блоки RAM.
RAMArchitecture — Архитектура RAM
'WithClockEnable' (значение по умолчанию) | 'WithoutClockEnable'
Для получения дополнительной информации смотрите Архитектуру RAM.
NoResetInitializationMode — Инициализируйте регистры без сброса
'InsideModule' (значение по умолчанию) | 'None' | 'Script'
Для получения дополнительной информации смотрите инициализацию регистров без сброса.
MinimizeIntermediateSignals — Минимизируйте промежуточные сигналы
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Минимизируют промежуточные сигналы.
LoopUnrolling — Разверните VHDL FOR и GENERATE циклы
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Разворачивают Для - Генерируют Циклы в коде VHDL.
MaskParameterAsGeneric — Генерация повторно используемого кода для подсистем идентичными параметрами маски
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите, Генерируют параметрированный HDL-код от подсистемы маскированной.
EnumEncodingScheme — Разверните VHDL FOR и GENERATE циклы
'default' (значение по умолчанию) | 'onehot' | 'twohot' | 'binary'
Для получения дополнительной информации см. Схему кодирования Перечислимого типа.
UseRisingEdge — Используйте VHDL rising_edge или falling_edge функция, чтобы обнаружить переходы часов
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации смотрите Use "rising_edge/falling_edge" style for registers в Параметрах Стиля RTL.
InlineConfigurations — Включайте настройки VHDL
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите Встроенную настройку VHDL.
SafeZeroConcat — Безопасный с точки зрения типов синтаксис для конкатенированных нулей
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите конкатенацию безопасных с точки зрения типов нулей.
ObfuscateGeneratedHDLCode — Запутайте сгенерированный HDL-код
'off' (значение по умолчанию) | 'on'
Задайте, хотите ли вы запутать сгенерированный HDL-код. Для получения дополнительной информации смотрите, Генерируют запутываемый HDL-код.
OptimizeTimingController — Оптимизируйте контроллер синхронизации
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите, Оптимизируют контроллер синхронизации
TimingControllerArch — Сгенерируйте сброс для синхронизации контроллера
'default' (значение по умолчанию) | 'resettable'
Для получения дополнительной информации смотрите контроллер Синхронизации архитектура
CustomFileHeaderComment — Пользовательский комментарий заголовка файла
'' (значение по умолчанию) | вектор символов
Для получения дополнительной информации см. Пользовательский Комментарий Заголовка файла.
CustomFileFooterComment — Пользовательский комментарий нижнего колонтитула файла
'' (значение по умолчанию) | вектор символов
Для получения дополнительной информации см. Пользовательский Комментарий Нижнего колонтитула Файла.
DateComment — Включайте метку времени в заголовок
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите Emit time/date stamp in header в Параметрах Аннотации RTL.
RequirementComments — Соединитесь от генерации кода, сообщает документам требования
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите, Включают Требования в Комментарии Блока.
UseVerilogTimescale — Сгенерируйте 'timescale директивы компилятора
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите Использование Verilog 'директивы масштаба времени.
Timescale — Используйте verilog 'timescale спецификация
'timescale 1ns/1ns' (значение по умолчанию) | character vector
Для получения дополнительной информации см. спецификацию масштаба времени Verilog.
HDLCodingStandard — Задайте стандарт кодирования HDL
символьный вектор
Задайте, должен ли сгенерированный HDL-код соответствовать Промышленности, кодирующей стандартные инструкции. Для получения дополнительной информации смотрите, Выбирают Coding Standard и Report Option Parameters.
HDLCodingStandardCustomizations — Задайте HDL, кодирующий стандартный объект индивидуальной настройки
hdlcoder.CodingStandard объект
Кодирование индивидуальной настройки стандартов возражает, чтобы использовать с Промышленным стандартом кодирования при генерации HDL-кода. Для получения дополнительной информации смотрите hdlcoder.CodingStandard.
GeneratedModel — Выведите сгенерированную модель с HDL-кодом
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации см. модель Generated.
GenerateValidationModel — Выведите модель валидации со сгенерированной моделью
'off' (значение по умолчанию) | 'on'
Для получения дополнительной информации см. модель Validation.
GeneratedModelNamePrefix — Префикс для сгенерированного имени модели
'gm_' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Префикс для сгенерированного имени модели.
ValidationModelNameSuffix — Суффикс для сгенерированного имени модели валидации
'_vnl' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите Суффикс для имени модели валидации.
LayoutStyle — Выберите стиль макета сгенерированной модели HDL для лучшей визуализации размещения
'Default' (значение по умолчанию) | 'None' | 'AutoArrange'
Для получения дополнительной информации смотрите Стиль макета.
AutoRoute — Автоматическая маршрутизация сигнала в сгенерированной модели
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите Автоматическую маршрутизацию сигнала.
InterBlkHorzScale — Заблокируйте горизонтальное масштабирование
1.7
Для получения дополнительной информации смотрите Межблочное горизонтальное масштабирование.
InterBlkVertScale — Заблокируйте вертикальное масштабирование
1.2
Для получения дополнительной информации смотрите Межблочное вертикальное масштабирование.
HighlightFeedbackLoops — Подсветите обратную связь, запрещающую балансировку задержки и оптимизацию
'on' (значение по умолчанию) | 'off'
Задайте, подсветить ли обратную связь в вашем проекте. Для получения дополнительной информации смотрите, что обратная связь Подсветки запрещает балансировку задержки и оптимизацию.
HighlightClockRatePipeliningDiagnostic — Подсветите блоки, запрещающие конвейеризацию тактовой частоты
'on' (значение по умолчанию) | 'off'
Задайте, подсветить ли барьеры для оптимизации конвейеризации тактовой частоты. Для получения дополнительной информации смотрите, что блоки Подсветки запрещают конвейеризацию тактовой частоты.
DistributedPipeliningBarriers — Подсветите блоки, запрещающие распределенную конвейеризацию
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите, что блоки Подсветки запрещают распределенную конвейеризацию.
DetectBlackBoxNameCollision — Проверяйте на конфликты по совпадению имен в интерфейсах черного квадрата
'warning' (значение по умолчанию) | 'none' | 'error'
Для получения дополнительной информации смотрите Проверку на конфликты по совпадению имен в интерфейсах черного квадрата.
TreatRealsInGeneratedCodeAs — Автоматическое размещение блока в сгенерированной модели
'error' (значение по умолчанию) | 'warning' | 'none'
Для получения дополнительной информации смотрите Проверку на присутствие реалов в сгенерированном HDL-коде.
CodeGenerationOutput — Генерация HDL-кода и отображение сгенерированной модели
'GenerateHDLCode' (значение по умолчанию) | 'GenerateHDLCodeAndDisplayGeneratedModel' | 'DisplayGeneratedModelOnly'
Задайте, хотите ли вы сгенерировать HDL-код, или только отобразить сгенерированную модель, или сгенерировать HDL-код и отобразить сгенерированную модель. Для получения дополнительной информации смотрите раздел Generate HDL code в Выходном параметре Генерации кода.
GenerateHDLCode — Сгенерируйте HDL-код
'on' (значение по умолчанию) | 'off'
Сгенерируйте HDL-код для модели. Для получения дополнительной информации смотрите раздел Generate HDL code в Выходном параметре Генерации кода.
EDAScriptGeneration — Включите или отключите генерацию скриптов для сторонних программ
'on' (значение по умолчанию) | 'off'
Для получения дополнительной информации смотрите, Генерируют скрипты EDA.
HDLCompileInit — Текст инициализации скрипта компиляции
'vlib %s\n' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите инициализацию Компиляции.
HDLCompileTerm — Текст завершения скрипта компиляции
'' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите завершение Компиляции.
HDLCompileFilePostfix — Постфикс для имени файла скрипта компиляции
'_compile.do' (значение по умолчанию) | вектор символов
Для получения дополнительной информации смотрите постфикс файла Компиляции.
HDLCompileVerilogCmd — Команда компиляции Verilog
'vlog %s %s\n' (значение по умолчанию) | вектор символов
Команда компиляции Verilog в виде вектора символов. SimulatorFlags пара "имя-значение" задает первый аргумент, и имя модуля задает второй аргумент.
Для получения дополнительной информации смотрите команду Компиляции для Verilog.
HDLCompileVHDLCmd — Команда компиляции VHDL
'vcom %s %s\n' (значение по умолчанию) | вектор символов
Команда компиляции VHDL в виде вектора символов. SimulatorFlags пара "имя-значение" задает первый аргумент, и имя сущности задает второй аргумент.
Для получения дополнительной информации смотрите команду Компиляции для VHDL.
HDLLintTool — Инструмент линта HDL
'None' (значение по умолчанию) | 'AscentLint' | 'Leda' | 'SpyGlass' | 'Custom'
Для получения дополнительной информации смотрите, Выбирают инструмент линта HDL.
HDLLintInit — Имя инициализации линта HDL
символьный вектор
Инициализация линта HDL называет в виде вектора символов. Значение по умолчанию выведено из HDLLintTool пара "имя-значение".
Для получения дополнительной информации смотрите инициализацию Линта.
HDLLintCmd — Команда линта HDL
символьный вектор
Команда линта HDL в виде вектора символов. Значение по умолчанию выведено из HDLLintTool пара "имя-значение".
Для получения дополнительной информации смотрите команду Линта.
HDLLintTerm — Имя завершения линта HDL
символьный вектор
Завершение линта HDL в виде вектора символов. Значение по умолчанию выведено из HDLLintTool пара "имя-значение".
Для получения дополнительной информации смотрите завершение Линта.
HDLSynthTool — Инструмент Synthesis
'None' (значение по умолчанию) | 'ISE' | 'Libero' | 'Precision' | 'Quartus' | 'Synplify' | 'Vivado' | 'Custom'
Для получения дополнительной информации смотрите, Выбирают инструмент синтеза.
HDLSynthCmd — Команда синтеза HDL
символьный вектор
Команда синтеза HDL в виде вектора символов. Значение по умолчанию выведено из HDLSynthTool пара "имя-значение".
Для получения дополнительной информации смотрите команду Синтеза.
HDLSynthFilePostfix — Постфикс для имени файла скрипта синтеза
символьный вектор
Имя файла скрипта синтеза HDL снабжает постфиксом в виде вектора символов. Значение по умолчанию выведено из HDLSynthTool пара "имя-значение".
Для получения дополнительной информации смотрите постфикс файла Синтеза.
HDLSynthInit — Имя инициализации скрипта синтеза
символьный вектор
Инициализация для скрипта синтеза HDL в виде вектора символов. Значение по умолчанию выведено из HDLSynthTool пара "имя-значение".
Для получения дополнительной информации смотрите инициализацию Синтеза.
HDLSynthTerm — Имя завершения скрипта синтеза
символьный вектор
Имя завершения для скрипта синтеза HDL. Значение по умолчанию выведено из HDLSynthTool пара "имя-значение".
Для получения дополнительной информации смотрите завершение Синтеза.
Открытый пример
У вас есть модифицированная версия этого примера. Вы хотите открыть этот пример со своими редактированиями?