Можно сгенерировать HDL-код из модели с обоими Simulink® и Altera® Разработчик DSP Усовершенствованное использование блоков Разработчик DSP Altera (DSPB) подсистемы.
И Используя Simulink и Используя блоки Altera в вашей модели предоставляет следующие преимущества:
Единая платформа для объединенного Simulink и Разработчика DSP Altera симуляция, генерация кода и синтез.
Целевая генерация кода: Разработчик DSP Altera генерирует код от блоков Altera; HDL Coder™ генерирует код от блоков Simulink.
Область HDL Coder и оптимизация скорости для компонентов Simulink.
Необходимо сгруппировать блоки Altera в одного или несколько Разработчиков DSP Altera (DSPB) подсистемы для генерации кода. Подсистема DSPB может содержать иерархию подсистем.
Чтобы сгенерировать код от Разработчика DSP Altera подсистема, необходимо использовать Куарта II 13.0 или позже.
Подсистема DSPB является блоком Subsystem с:
Набор архитектуры к Module.
Допустимый Разработчик DSP Усовершенствованный проект Библиотеки, включая блок Device верхнего уровня и Разработчика DSP Усовершенствованные блоки, как задано в Разработчике DSP Altera документация.
Создайте Разработчика DSP Altera Усовершенствованный проект Библиотеки, как задано в Разработчике DSP Altera документация.
Создайте подсистему, содержащую Разработчика DSP Altera Усовершенствованный проект Библиотеки, и установите его Architecture на Module.
Чтобы видеть пример, который показывает генерацию HDL-кода для Разработчика DSP Altera подсистема, смотрите Используя Разработчика DSP Altera Усовершенствованную Библиотеку с HDL Coder.
Подсистемы DSPB должны или запуститься в базовой ставке подсистемы DUT, или можно обеспечить пользовательские часы.
Определение базовой ставки подсистемы DUT может быть итеративным процессом. Оптимизация области, такая как отображение RAM или разделение ресурсов, может заставить HDL Coder сверхдискретизировать оптимизированные областью части проекта. Поэтому базовая ставка начальной буквы подсистемы DUT может отличаться от итоговой базовой ставки, и вы не можете знать базовую ставку модели, пока вы не генерируете код.
Чтобы определить базовую ставку модели, итеративно сгенерируйте код, пока ваша модель не будет сходиться на базовой ставке:
Сгенерируйте код для подсистемы DUT, которая содержит вашу подсистему DSPB.
Если HDL Coder отображает сообщение об ошибке, в котором говорится, что ваш уровень подсистемы DSPB медленнее, чем базовая ставка, измените входные параметры подсистемы DSPB так, чтобы подсистема DSPB запустилась в базовой ставке в сообщении.
Например, можно вставить блок Upsample.
Повторите эти шаги, пока ваш уровень подсистемы DSPB не будет совпадать с базовой ставкой.
Обеспечить пользовательские часы для вашей подсистемы DSPB:
В HDL Workflow Advisor, для HDL Code Generation> Set Code Generation Options> Set Advanced Options> Clock inputs, выбирают Multiple.
В сгенерированном HDL-коде соединитесь, ваши пользовательские часы к DUT синхронизируют входные порты, который соответствует вашим часам подсистем DSPB.
У генерации кода для Разработчика DSP Altera (DSPB) подсистемы есть нижеследующие ограничения:
Подсистема DUT не может быть подсистемой DSPB.
Подсистемы DSPB должны запуститься в базовой ставке модели Simulink. Вы, возможно, должны итеративно сгенерировать код, чтобы определить базовую ставку, потому что оптимизация области может вызвать локальный многоскоростной. Смотрите Определяют Требования Синхронизации для разработчика DSP Altera Сабсистемса для рабочего процесса.
Блоки Altera с интерфейсами шины не поддерживаются.
Разработчик DSP Altera не генерирует Verilog® код.
Несоответствия симуляции испытательного стенда могут произойти, потому что сравнение данных Simulink не берет Altera допустимые сигналы во внимание. Для примера и обходного решения, смотрите Используя Разработчика DSP Altera Усовершенствованную Библиотеку с HDL Coder.