Порт ввода и вывода и часы включают параметры выходного типа

Эта страница описывает параметры, которые находятся во вкладке HDL Code Generation> Global Settings> Ports диалогового окна Configuration Parameters.

Тип входных данных

Задайте тип данных HDL для входных портов модели.

Настройки

Для VHDL®, опции:

Значение по умолчанию: std_logic_vector

std_logic_vector

Указывает, что VHDL вводит STD_LOGIC_VECTOR.

signed/unsigned

Указывает, что VHDL вводит SIGNED или UNSIGNED.

Для Verilog®, опции:

Значение по умолчанию: wire

В сгенерированном коде Verilog типом данных для всех портов является 'wire', и не может быть изменен. Поэтому Input data type отключен, когда выходным языком является Verilog.

Зависимость

Эта опция включена, когда выходной язык (заданный опцией Language ) является VHDL.

Информация о командной строке

Свойство: InputType
Ввод: символьный вектор
Значение: (для VHDL) 'std_logic_vector' | 'signed/unsigned'
(для Verilog) 'wire'
Значение по умолчанию: (для VHDL) 'std_logic_vector'
(для Verilog) 'wire'

Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.

Тип выходных данных

Задайте тип данных HDL для выходных портов модели.

Настройки

Для VHDL опции:

Значение по умолчанию: Same as input data type

Same as input data type

Указывает, что выходные порты модели имеют тот же тип, заданный Input data type.

std_logic_vector

Указывает, что VHDL вводит STD_LOGIC_VECTOR как тип данных выходного порта.

signed/unsigned

Указывает, что VHDL вводит SIGNED или UNSIGNED как тип данных выходного порта.

Для Verilog опции:

Значение по умолчанию: wire

В сгенерированном коде Verilog типом данных для всех портов является 'wire', и не может быть изменен. Поэтому Output data type отключен, когда выходным языком является Verilog.

Зависимость

Эта опция включена, когда выходной язык (заданный опцией Language ) является VHDL.

Информация о командной строке

Свойство: OutputType
Ввод: символьный вектор
Значение: (для VHDL) 'std_logic_vector' | 'signed/unsigned'
(для Verilog) 'wire'
Значение по умолчанию: Если свойство оставляют незаданным, выходные порты имеют тот же тип, заданный InputType.

Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.

Часы Включают выходной порт

Укажите, что имя для сгенерированных часов включает выходной порт как вектор символов.

Настройки

Значение по умолчанию: ce_out

Часы включают выход, сгенерирован, когда проект требует того.

Информация о командной строке

Свойство: ClockEnableOutputPort
Ввод: символьный вектор
Значение по умолчанию: 'ce_out'

Чтобы установить это свойство, используйте функции hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте функцию hdlget_param.

Смотрите также

Часы включают настройки и параметры

Для просмотра документации необходимо авторизоваться на сайте