Check Static Gap

Проверяйте, что разрыв существует в области значений сигнала амплитуд

Библиотека:
Simulink / Model Verification
HDL Coder / Model Verification

Описание

Проверки блока Check Static Gap, которых меньше входной сигнал (или опционально равняются), статическая нижняя граница или больше, чем (или опционально равняются), статическая верхняя граница на шаге текущего времени. Upper bound и параметры Lower bound задают верхние и нижние границы разрыва. Блок затем выполняет утверждение после сравнения. Если падения сигнала за пределами разрыва, утверждением является true (1) и блок ничего не делает. В противном случае блок останавливает симуляцию и возвращает сообщение об ошибке по умолчанию.

Входной сигнал и границы могут быть скалярами, векторами или матрицами. Вход и границы должны быть совпадающим типом данных. Блок сравнивает значение входа к границам по-другому в зависимости от сигнала.

При сравнении скаляров с векторами или матрицами, блок сравнивает скаляр с каждым элементом нескалярного входного сигнала или связанный.
При сравнении векторов или матричных сигналов к другим векторам или матрицам, блок сравнивает входной сигнал и границы поэлементно.
Для моделей больше чем с одним вектором или матрицей как входной сигнал или границы, векторы или матрицы должны иметь те же размерности.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал проверяется по разрыву
скаляр | вектор | матрица

Входной сигнал проверки блока, если значение сигналов меньше статической нижней границы или больше, чем статическая верхняя граница.

Вывод

развернуть все

`Port_1` — Выходной сигнал утверждения
скаляр

Выходной сигнал, который является true (1) если утверждение успешно выполняется, и false (0) если утверждение перестало работать. Если, в окне Configuration Parameters, в разделе Math and Data Types, под Advanced parameters, вы выбираете Implement logic signals as Boolean data, то типом выходных данных является Boolean. В противном случае типом данных сигнала является double.

Зависимости

Чтобы включить этот выходной порт, установите флажок параметра Output assertion signal.

Типы данных: double | Boolean

Параметры

развернуть все

`Upper bound` — Верхнее граничное значение
скаляр | вектор | матрица

Задайте верхнюю границу на области значений амплитуд, которые может иметь входной сигнал.

Программируемое использование

Параметр: max

Ввод: символьный вектор

Значения: scalar | vector | matrix

Значение по умолчанию: '0'

`Inclusive upper bound` — Включайте верхнюю границу в область значений
`on` (значение по умолчанию) | `off`

Установите этот флажок, чтобы заставить область значений допустимых входных амплитуд включать верхнюю границу.

Программируемое использование

Параметр: max_included

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Lower bound` — Значение нижней границы
скаляр | вектор | матрица

Задайте нижнюю границу на области значений амплитуд, которые может иметь входной сигнал.

Программируемое использование

Параметр: min

Ввод: символьный вектор

Значения: scalar | vector | matrix

Значение по умолчанию: '0'

`Inclusive lower bound` — Включайте нижнюю границу в область значений
`on` (значение по умолчанию) | `off`

Установите этот флажок, чтобы заставить область значений допустимых входных амплитуд включать нижнюю границу.

Программируемое использование

Параметр: min_included

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Очистка этого параметра отключает блок и заставляет модель вести себя, как будто блок не существует. Чтобы включить или отключить все блоки верификации, независимо от установки этой опции, переходят к окну Configuration Parameters, нажимают Diagnostics> Data Validity, расширяют раздел Advanced parameters и устанавливают Model Verification block enabling на Enable all или Disable all.

Программируемое использование

Параметр: enabled

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

Задайте MATLAB^® выражение, чтобы оценить, когда утверждение перестало работать. Поскольку выражение выполнено в рабочем пространстве MATLAB, задайте все переменные, используемые в выражении в той рабочей области.

Зависимости

Чтобы включить этот параметр, выберите параметр Enable assertion.

Программируемое использование

Параметр: callback

Ввод: символьный вектор

Значения: Выражение MATLAB

Значение по умолчанию: ''

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

Выберите этот параметр, чтобы остановить симуляцию, когда проверка перестанет работать. Очистите этот параметр, чтобы вывести предупреждение и продолжить симуляцию.

Программируемое использование

Параметр: stopWhenAssertionFail

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить выходной порт.

Программируемое использование

Параметр: export

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'off'

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Задайте стиль значка блока. graphic опция отображает графическое представление условия утверждения на значке. text опция отображает математическое выражение, которое представляет условие утверждения.

Программируемое использование

Параметр: icon

Ввод: символьный вектор

Значения: 'graphic' | 'text'

Значение по умолчанию: 'graphic'

Примеры модели

Check Signal Value with Check Static Gap Block

Проверяйте значение сигналов с проверкой статический блок разрыва

Эта модель использует Проверку Статический Блок Разрыва на входной синусоиде, чтобы видеть, находится ли сигнал в пределах задавания статического разрыва.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Для получения информации о как Simulink^® Сгенерированный код Coder™ обрабатывает блоки Model Verification, смотрите, Конфигурируют Модель для Отладки (Simulink Coder).

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Это проверки блока, меньше ли каждый элемент статической нижней границы или больше, чем статическая верхняя граница в процессе моделирования, но он не включен в сгенерированный код.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представлено до R2006a

Документация

Check Static Gap

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал проверяется по разрыву
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал утверждения
скаляр

Зависимости

Параметры

`Upper bound` — Верхнее граничное значение
скаляр | вектор | матрица

Программируемое использование

`Inclusive upper bound` — Включайте верхнюю границу в область значений
`on` (значение по умолчанию) | `off`

Программируемое использование

`Lower bound` — Значение нижней границы
скаляр | вектор | матрица

Программируемое использование

`Inclusive lower bound` — Включайте нижнюю границу в область значений
`on` (значение по умолчанию) | `off`

Программируемое использование

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Программируемое использование

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

Зависимости

Программируемое использование

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

Программируемое использование

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Программируемое использование

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Программируемое использование

Примеры модели

Проверяйте значение сигналов с проверкой статический блок разрыва

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

Документация

Check Static Gap

Описание

Порты

Входной параметр

Port_1 — Входной сигнал проверяется по разрыву скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал утверждения скаляр

Зависимости

Параметры

Upper bound — Верхнее граничное значение скаляр | вектор | матрица

Программируемое использование

Inclusive upper bound — Включайте верхнюю границу в область значений on (значение по умолчанию) | off

Программируемое использование

Lower bound — Значение нижней границы скаляр | вектор | матрица

Программируемое использование

Inclusive lower bound — Включайте нижнюю границу в область значений on (значение по умолчанию) | off

Программируемое использование

Enable assertion — Включите или отключите проверку on (значение по умолчанию) | off

Программируемое использование

Simulation callback when assertion fails (optional) — Выражение, чтобы оценить, когда утверждение перестало работать '' (значение по умолчанию) | выражение MATLAB

Зависимости

Программируемое использование

Stop simulation when assertion fails — Остановить ли симуляцию, когда проверка перестала работать on (значение по умолчанию) | off

Программируемое использование

Output assertion signal — Создайте выходной сигнал off (значение по умолчанию) | on

Программируемое использование

Select icon type — Выберите тип значков graphic (значение по умолчанию) | text

Программируемое использование

Примеры модели

Проверяйте значение сигналов с проверкой статический блок разрыва

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал проверяется по разрыву
скаляр | вектор | матрица

`Port_1` — Выходной сигнал утверждения
скаляр

`Upper bound` — Верхнее граничное значение
скаляр | вектор | матрица

`Inclusive upper bound` — Включайте верхнюю границу в область значений
`on` (значение по умолчанию) | `off`

`Lower bound` — Значение нижней границы
скаляр | вектор | матрица

`Inclusive lower bound` — Включайте нижнюю границу в область значений
`on` (значение по умолчанию) | `off`

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.