Тесты сгенерированы, чтобы управлять вашей моделью, чтобы удовлетворить условию, решению, модифицированное условие/решение (MCDC) и пользовательские цели покрытия. Но, если ваша модель не имеет ни одной из этих целей, то Simulink® Design Verifier™ генерирует тест, который представляет основную симуляцию вашей модели. Тестовые воздействия удовлетворяют минимальным или максимальным ограничениям на входные порты, и промежуточные значения сигналов удовлетворяют ограничениям, заданным блоками Test Condition в модели.
Decision Coverage в Simulink Design Verifier исследует блоки и Stateflow® состояния, которые представляют моменты принятия решения в модели. Например, блок Switch включает решение о том, больше ли вход управления порогового значения. Для получения дополнительной информации смотрите Объекты модели, Которые Получают Покрытие (Simulink Coverage).
Включить Decision Coverage, под Design Verifier> Test Generation, для Model coverage objectives, избранного одного из следующего:
Decision
Condition Decision
MCDC
Для каждого решения в вашей модели Simulink Design Verifier генерирует тесты, которые удовлетворяют цели покрытия. Для получения дополнительной информации смотрите Decision Coverage (DC) (Simulink Coverage).
Покрытие условия исследует блоки, которые выводят логическую комбинацию их входных параметров и переходов Stateflow. Для получения дополнительной информации смотрите Объекты модели, Которые Получают Покрытие (Simulink Coverage).
Включить покрытие условия, под Design Verifier> Test Generation, для Model coverage objectives, избранного одного из следующего:
Condition Decision
MCDC
Для каждого входа с логическим блоком и каждым условием в переходе, Simulink Design Verifier генерирует тесты, которые удовлетворяют цели покрытия. Для получения дополнительной информации смотрите Покрытие условия (CC) (Simulink Coverage)..
Модифицированный Decision Coverage условия исследует блоки, которые выводят логическую комбинацию их входных параметров и переходов Stateflow. Для получения дополнительной информации смотрите Объекты модели, Которые Получают Покрытие (Simulink Coverage).
Чтобы включить покрытие MCDC, под Design Verifier> Test Generation, для Model coverage objectives, выбирают MCDC.
Для каждого входа с логическим блоком и каждым условием в переходе, Simulink Design Verifier генерирует тесты, которые удовлетворяют цели покрытия. Для получения дополнительной информации см. Покрытие MCDC для диаграмм Stateflow (Simulink Coverage).
Для получения информации о том, как генерация тестов MCDC в Simulink Design Verifier может отклониться от покрытия MCDC, зарегистрированного Simulink Coverage™, видеть Модифицированное Условие и Decision Coverage в Simulink Design Verifier.
Улучшенный MCDC является расширением модифицированного Decision Coverage условия. Для тестового блока улучшенный MCDC генерирует тесты, которые избегают эффектов маскировки от нисходящих блоков, так, чтобы тестовый блок оказал влияние на выход.
Чтобы включить улучшенное покрытие MCDC, под Design Verifier> Test Generation, для Model coverage objectives, выбирают Enhanced MCDC. Для получения дополнительной информации смотрите Расширенное Покрытие MCDC в Simulink Design Verifier.
Реляционное граничное покрытие исследует блоки, которые начинают явную или неявную реляционную операцию и переходы Stateflow. Для получения дополнительной информации смотрите Объекты модели, Которые Получают Покрытие (Simulink Coverage). Генерация тестов для реляционного граничного покрытия не поддерживается для блоков Fcn и If.
Чтобы включить реляционное граничное покрытие, под Design Verifier> Test Generation, выбирают Include relational boundary objectives.
Для каждой реляционной операции в модели Simulink Design Verifier генерирует тесты, которые удовлетворяют цели покрытия. Для получения дополнительной информации смотрите Реляционное Граничное Покрытие (Simulink Coverage).
Примечание
В случае, если ваша модель не имеет условий, решений или пользовательских целей тестирования, затем Simulink Design Verifier сгенерирует тест, который представляет основную симуляцию вашей модели. Тестовые воздействия удовлетворят min/max ограничения на входные порты и промежуточные значения сигналов удовлетворят ограничениям, заданным блоками Test Condition в модели.