Поиском ошибок проектирования является Simulink® Аналитический режим Design Verifier™, который обнаруживает следующие типы ошибок:
Мертвая логика
Из связанного доступа к массиву
Переполнение данных целочисленной или фиксированной точки
Деление на нуль
Ошибки в использовании с плавающей точкой (Inf/NaN и поднормаль)
Промежуточные значения сигналов, которые находятся вне заданных минимальных и максимальных значений
Нарушения прав доступа хранилища данных
Заданные нарушения входного диапазона блока
Системы высокой целостности, Моделируя проверки
Прежде чем вы будете симулировать свою модель, будете анализировать вашу модель в режиме поиска ошибок проектирования, чтобы найти и диагностировать эти ошибки. Анализ поиска ошибок проектирования определяет условия, которые вызывают ошибку, помогая вам идентифицировать возможные недостатки дизайна. Анализ поиска ошибок проектирования также вычисляет область значений значений сигналов, которые могут произойти для выходных портов блока и Stateflow® локальные данные в вашей модели.
Объекты модели, которые имеют решение или результаты условия, получают обнаружение мертвой логики.
После анализа вы можете:
Кликните по отдельным блокам, чтобы просмотреть результаты анализа для того блока.
Создайте модель тестовой обвязки, содержащую тесты, которые демонстрируют ошибки.
Создайте аналитический отчет, который содержит подробные результаты для целой модели.
Запустите анализ поиска ошибок проектирования | Панель верификатора проекта: поиск ошибок проектирования