Exponenta Banner

Преобразователи данных

Симулируйте регистр последовательного приближения (SAR) и высветите аналого-цифровые преобразователи данных (ADC)

Симулируйте и анализируйте показатели производительности аналого-цифровых преобразователей данных. Запустите с полных системных моделей типичных архитектур ADC, таких как ADC флэш-памяти или РСА. Измените параметры ADC, пока вы не достигнете своих желаемых системных технических требований. Используйте Измерения и Испытательные стенды, чтобы подтвердить ваш проект.

Блоки

развернуть все

Sampling Clock SourceСгенерируйте сигнал часов с апертурным дрожанием
Delta Sigma ModulatorСмоделируйте дискретный ADC модулятора сигмы дельты
Flash ADCADC N-bit с архитектурой флэш-памяти
SAR ADCN-bit основанный на регистре последовательного приближения (SAR) ADC
Binary Weighted DACDAC N-bit на основе R-2R взвесил архитектуру резистора
Segmented DACПреобразуйте большой цифровой вход в аналоговый сигнал с помощью расположения меньшего DACs

Темы

Сравните ADC РСА с идеальным ADC

Этот пример показывает сравнение ADC РСА от Mixed-Signal Blockset™ до идеальной модели ADC с ухудшениями, представленными в Анализе Простого ADC с Ухудшениями.

Эффект ухудшения метастабильности в ADC Flash

В этом примере показано, как настроить Аналого-цифровой преобразователь флэш-памяти (ADC) путем добавления вероятности метастабильности как ухудшения.

Сравните бинарный взвешенный DAC с идеальным DAC

Этот пример показывает сравнение Бинарного Взвешенного DAC от Mixed-Signal Blockset™ до идеальной модели DAC.

Рекомендуемые примеры

Analyzing Simple ADC with Impairments

Анализ простого ADC с ухудшениями

Реализуйте основной ADC с помощью блока Zero-Order Hold в качестве сэмплера. Этот простой ADC подсвечивает некоторые типичные ухудшения, введенные в аналого-цифровые конвертеры, такие как апертурное дрожание, нелинейность, квантование и насыщение. В этом примере показано, как измерить эффекты таких ухудшений с помощью блока Spectrum Analyzer и блока ADC AC Measurement из Mixed-Signal Blockset™. Чтобы лучше аппроксимировать реальную эффективность, можно индивидуально включить ухудшения в модели.

Открыть скрипт
Design and Evaluate Successive Approximation ADC Using Stateflow

Спроектируйте и оцените ADC последовательного приближения Используя Stateflow

ADC Регистра последовательного приближения (SAR) на 12 битов с моделью DAC уровня схемы.

Открытая модель
Subranging ADC

Подрасполагающийся ADC

Смоделируйте 6-битный Подрасполагающийся ADC с конвейеризацией и вторым этапом с коррекцией ошибок.

Открыть скрипт
Design and Evaluate Interleaved ADC

Спроектируйте и оцените чередованный ADC

Эта чередованная модель ADC подсвечивает некоторые типичные ухудшения, введенные преобразователями данных и их эффектами на большей системе.

Открытая модель
Design and Evaluate SAR ADC

Спроектируйте и оцените ADC РСА

Спроектируйте ADC РСА с помощью эталонной архитектуры и подтвердите ADC с помощью Испытательного стенда ADC.

Открыть скрипт
Oversampling Interpolating DAC

Сверхдискретизация DAC интерполяции

Смоделируйте 12-битный DAC интерполяции сверхдискретизации.

Открытая модель
Design and Evaluate Segmented DAC

Спроектируйте и оцените сегментированный DAC

Спроектируйте и оцените сегментированный DAC с помощью эталонной архитектуры и подтвердите DAC с помощью Испытательного стенда DAC. В данном примере используйте таблицу данных AD9775. Это - коммерческий, стандартный 14-битный DAC от Аналоговых устройств.

Открытая модель

Документация Mixed-Signal Blockset

Поддержка