Check Input Resolution

Проверяйте, что входной сигнал задал разрешение

Библиотека:
Simulink / Model Verification
HDL Coder / Model Verification

Описание

Проверки блока Check Input Resolution, имеет ли входной сигнал заданное разрешение. Вход блока и разрешение могут быть или скаляром или вектором. Вход и разрешение должны быть совпадающим типом данных.

Если параметр Resolution является скаляром, блок вычисляет модуль входного сигнала по обеспеченному скалярному разрешению. Расчетный модуль затем по сравнению с допуском 10e-3, и выполняет утверждение после сравнения. Если модуль меньше допуска, утверждением является true (1) и блок ничего не делает. В противном случае блок останавливает симуляцию и возвращает сообщение об ошибке по умолчанию. Если параметр Resolution является вектором, он утверждает true (1) если значение входного сигнала равно какому-либо из элементов вектора разрешения.

Блок сравнивает вход с разрешением несколькими дополнительными способами в зависимости от размерностей сигнала и разрешением.

При сравнении скалярного входного сигнала или разрешения векторного входного сигнала или разрешения, блок сравнивает скаляр с каждым элементом вектора.
При сравнении векторного входного сигнала с векторным разрешением блок сравнивает входной сигнал с разрешением поэлементно.
Для моделей с входным сигналом и разрешением, которые являются оба векторами, входной сигнал и разрешение должны иметь те же размерности.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал проверяется по разрешению
скаляр | вектор

Входной сигнал, что проверки блока против разрешения заданы параметром Resolution.

Типы данных: double

Вывод

развернуть все

`Port_1` — Выходной сигнал утверждения
скаляр

Выходной сигнал, который является true (1) если утверждение успешно выполняется и false (0) если утверждение перестало работать. Если, в окне Configuration Parameters, в разделе Math and Data Types, под Advanced parameters, вы выбираете Implement logic signals as Boolean data, то типом выходных данных является Boolean. В противном случае типом данных сигнала является double.

Зависимости

Чтобы включить этот порт, выберите Output assertion signal.

Типы данных: double | Boolean

Параметры

развернуть все

`Resolution` — Значение разрешения, чтобы выдержать сравнение с входным сигналом
скаляр | вектор

Задайте требование разрешения для входного сигнала.

Программируемое использование

Параметр: resolution

Ввод: символьный вектор

Значения: '1' | real scalar or vector

Значение по умолчанию: '1'

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Очистка этого параметра отключает блок и заставляет модель вести себя, как будто блок не существует. Чтобы включить или отключить все блоки верификации, независимо от установки этой опции, переходят к окну Configuration Parameters, нажимают Diagnostics> Data Validity, расширяют раздел Advanced parameters и устанавливают Model Verification block enabling на Enable all или Disable all.

Программируемое использование

Параметр: enabled

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

Задайте MATLAB^® выражение, чтобы оценить, когда утверждение перестало работать. Поскольку выражение выполнено в рабочем пространстве MATLAB, задайте все переменные, используемые в выражении в той рабочей области.

Зависимости

Чтобы включить этот параметр, выберите параметр Enable assertion.

Программируемое использование

Параметр: callback

Ввод: символьный вектор

Значения: Выражение MATLAB

Значение по умолчанию: ''

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

Выберите этот параметр, чтобы остановить симуляцию, когда проверка перестанет работать. Очистите этот параметр, чтобы вывести предупреждение и продолжить симуляцию.

Программируемое использование

Параметр: stopWhenAssertionFail

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить выходной порт.

Программируемое использование

Параметр: export

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'off'

Примеры модели

Check Signal Resolution with Check Input Resolution Block

Проверяйте разрешение сигнала с блоком разрешения сканирования проверки

Эта модель проверяет разрешение блока Repeating Sequence Stair с помощью блока Check Input Resolution.

Открытая модель

Характеристики блока

Типы данных	`double`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Для получения информации о как Simulink^® Сгенерированный код Coder™ обрабатывает блоки Model Verification, смотрите, Конфигурируют Модель для Отладки (Simulink Coder).

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок может использоваться, чтобы проверять, имеет ли входной сигнал заданное разрешение в процессе моделирования, но это не включено в сгенерированный код.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Представлено до R2006a

Документация

Check Input Resolution

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал проверяется по разрешению
скаляр | вектор

Вывод

`Port_1` — Выходной сигнал утверждения
скаляр

Зависимости

Параметры

`Resolution` — Значение разрешения, чтобы выдержать сравнение с входным сигналом
скаляр | вектор

Программируемое использование

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Программируемое использование

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

Зависимости

Программируемое использование

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

Программируемое использование

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Программируемое использование

Примеры модели

Проверяйте разрешение сигнала с блоком разрешения сканирования проверки

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Смотрите также

Документация Simulink

Поддержка

Документация

Check Input Resolution

Описание

Порты

Входной параметр

Port_1 — Входной сигнал проверяется по разрешению скаляр | вектор

Вывод

Port_1 — Выходной сигнал утверждения скаляр

Зависимости

Параметры

Resolution — Значение разрешения, чтобы выдержать сравнение с входным сигналом скаляр | вектор

Программируемое использование

Enable assertion — Включите или отключите проверку on (значение по умолчанию) | off

Программируемое использование

Simulation callback when assertion fails (optional) — Выражение, чтобы оценить, когда утверждение перестало работать '' (значение по умолчанию) | выражение MATLAB

Зависимости

Программируемое использование

Stop simulation when assertion fails — Остановить ли симуляцию, когда проверка перестала работать on (значение по умолчанию) | off

Программируемое использование

Output assertion signal — Создайте выходной сигнал off (значение по умолчанию) | on

Программируемое использование

Примеры модели

Проверяйте разрешение сигнала с блоком разрешения сканирования проверки

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал проверяется по разрешению
скаляр | вектор

`Port_1` — Выходной сигнал утверждения
скаляр

`Resolution` — Значение разрешения, чтобы выдержать сравнение с входным сигналом
скаляр | вектор

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`''` (значение по умолчанию) | выражение MATLAB

`Stop simulation when assertion fails` — Остановить ли симуляцию, когда проверка перестала работать
`on` (значение по умолчанию) | `off`

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.