Фактическая поддержка генерации кода зависит от реализации блока.
HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.
Лучшие практикиПри использовании активированных подсистем в моделях, предназначенных для генерации HDL-кода, это - хорошая практика, чтобы рассмотреть следующее:
Поскольку синтез заканчивается, чтобы совпадать с Simulink® результаты, порт Enable должен управляться зарегистрированной логикой (с синхронными часами) на FPGA.
Поместите единичные задержки на Enabled выходные сигналы Подсистемы. Выполнение так препятствует тому, чтобы генератор кода вставил дополнительные обходные регистры в HDL-код.
Enabled подсистемы могут влиять на результаты синтеза следующими способами:
В некоторых случаях скорость системных часов может понизиться небольшим процентом.
Сгенерированный код использует больше ресурсов, масштабирующихся с количеством активированных экземпляров подсистемы и количеством выходных портов на подсистему.
Архитектура HDL| Архитектура | Описание |
|---|
Module (значение по умолчанию) | Сгенерируйте код для подсистемы и блоков в подсистеме. |
BlackBox | Сгенерируйте интерфейс черного квадрата. Сгенерированный HDL-код включает только определения порта ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную записанному HDL-коду. Генерация интерфейса черного ящика для подсистем похожа на генерацию интерфейса блока Model без сигналов часов. |
No HDL
| Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако, обработать его как "нет" в HDL-коде. |
Свойства блока HDL| Общий |
|---|
| AdaptivePipelining | Автоматическая вставка трубопровода на основе инструмента синтеза, предназначайтесь для частоты и размеров слова множителя. Значением по умолчанию является inherit. См. также AdaptivePipelining (HDL Coder).
|
| BalanceDelays | Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствие с задержками на других путях. Значением по умолчанию является inherit. См. также BalanceDelays (HDL Coder).
|
| ClockRatePipelining | Вставьте регистры трубопровода на более быстрой тактовой частоте вместо более медленной скорости передачи данных. Значением по умолчанию является inherit. См. также ClockRatePipelining (HDL Coder).
|
| ConstrainedOutputPipeline | Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
|
| DistributedPipelining | Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является off. См. также DistributedPipelining (HDL Coder).
|
| DSPStyle | Синтез приписывает для отображения множителя. Значением по умолчанию является none. См. также DSPStyle (HDL Coder).
|
| FlattenHierarchy | Удалите иерархию подсистемы из сгенерированного HDL-кода. Значением по умолчанию является inherit. См. также FlattenHierarchy (HDL Coder).
|
| InputPipeline | Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
|
| OutputPipeline | Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
|
| SharingFactor | Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значением по умолчанию является 0. См. также Разделение ресурсов (HDL Coder).
|
| StreamingFactor | Количество параллельных информационных каналов или векторы, которые являются временем, мультиплексированным, чтобы преобразовать в последовательные, скалярные информационные каналы. Значение по умолчанию 0, который реализует полностью параллельные информационные каналы. См. также Передающий потоком (HDL Coder).
|
Целевая спецификация
Этот блок не может быть DUT, таким образом, настройки свойства блока во вкладке Target Specification проигнорированы.
ОграниченияHDL Coder поддерживает генерацию HDL-кода для активированных подсистем, которые отвечают следующим условиям:
Активированная подсистема не является DUT.
Подсистема и не инициирована и включена.
Разрешать сигнал является скаляром.
Выходные параметры активированной подсистемы имеют начальное значение 0.
Все вводы и выводы активированной подсистемы (включая разрешать сигнал) запускаются на том же уровне.
Параметр Show output port блока Enable устанавливается на Off.
Параметр States when enabling блока Enable устанавливается на held т.е. . блок Enable не сбрасывает состояния, когда включено).
Параметр Output when disabled для активированных выходных портов подсистемы устанавливается на held т.е. . активированная подсистема не сбрасывает выходные значения, когда отключено).
Если DUT содержит следующие блоки, RAMArchitecture установлен в WithClockEnable:
Dual Port RAM
Simple Dual Port RAM
Single Port RAM
Активированная подсистема не содержит следующие блоки:
ПримерАвтоматический пример Контроллера Усиления показывает, как можно использовать включенные подсистемы в генерации HDL-кода. Открыть пример, введите:
Фактическая поддержка типов данных зависит от реализации блока.
