Video Stream FIFO

Управляйте противодавлением между аппаратной логикой и восходящим видеоинтерфейсом

Библиотека:
SoC Blockset / Аппаратная Возможность соединения Логики

Описание

Блок Video Stream FIFO управляет противодавлением от аппаратной логики до восходящего видеоинтерфейса. Это также управляет потоком между восходящими и нисходящими интерфейсами пиксельных данных аппаратной логики. Интегрируйте этот блок как конфигурируемый блок (FIFO) метода "первым пришел - первым вышел" для приложений видеопотока AXI4. Блок позволяет вам сконфигурировать свою глубину и установить его почти полное пороговое значение.

Порты

Входной параметр

развернуть все

`pixelIn` — Данные о входном пикселе
скаляр

Данные о входном пикселе из источника данных. Задайте это значение как скаляр.

`ctrlIn` — Управляющие сигналы, сопровождающие данные о входном пикселе
`pixelcontrol` шина

Управляющие сигналы, сопровождающие пиксельный поток в виде pixelcontrol соедините шиной содержащий пять сигналов. Сигналы описывают валидность пикселя и его местоположения в системе координат.

Типы данных: pixelcontrol

`rdyFromDown` — Готовый сигнал от нисходящего интерфейса
Булев скаляр

Управляющий сигнал, который указывает, может ли блок отправить пиксельные данные в нисходящий интерфейс. Когда этим значением является 1 (TRUE), нисходящий интерфейс готов, и блок может отправить пиксельные данные. Когда этим значением является 0 (FALSE), нисходящий интерфейс не готов, и блок не может отправить пиксельные данные.

Типы данных: Boolean

Вывод

развернуть все

`pixelOut` — Данные о выходном пикселе
скаляр

Данные о выходном пикселе к нисходящему интерфейсу. Тип данных этого выходные данные совпадает с типом данных входных данных.

`ctrlOut` — Управляющие сигналы, сопровождающие данные о выходном пикселе
`pixelcontrol` шина

Управляющие сигналы, сопровождающие поток выходного пикселя, возвращенный как pixelcontrol соедините шиной содержащий пять сигналов. Сигналы описывают валидность пикселя и его местоположения в системе координат.

Типы данных: pixelcontrol

`rdyToUp` — Готовый сигнал к восходящему интерфейсу
Булев скаляр

Управляющий сигнал, который указывает, готов ли блок получить пиксельные данные от восходящего интерфейса. Когда этим значением является 1 (TRUE), блок готов принять пиксельные данные от восходящего интерфейса. Когда этим значением является 0 (FALSE), блок не готов принять пиксельные данные от восходящего интерфейса.

Типы данных: Boolean

Параметры

развернуть все

`Depth of FIFO` — Глубина FIFO
16 (значение по умолчанию) | положительное целое число

Задайте глубину FIFO. Это значение должно быть положительным скалярным целым числом и является максимальным количеством записей, которые могут быть буферизованы, прежде чем данные пропущены.

`Almost full threshold` — Почти полное пороговое значение
8 (значение по умолчанию) | положительное целое число

Задайте значение, которое утверждает сигнал противодавления от блока до источника данных.

Чтобы постараться не пропускать данные, установите значение, позволяющее источник данных достаточно времени реагировать на противодавление. Это значение должно быть положительным целым числом и меньший, чем глубина FIFO.

Примеры модели

Histogram Equalization Using Video Frame Buffer

Эквализация гистограммы Используя буфер видеокадра

Приложения обработки видеоданных часто хранят полную систему координат видеоданных, чтобы обработать кадр и изменить следующую систему координат. В таких проектах видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются, чтобы обработать те же данные. В этом примере показано, как спроектировать видео приложение с вводом и выводом HDMI, выполняющим эквализацию гистограммы с помощью внешней памяти для буферизации видеокадра.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

Документация

Video Stream FIFO

Описание

Порты

Входной параметр

`pixelIn` — Данные о входном пикселе
скаляр

`ctrlIn` — Управляющие сигналы, сопровождающие данные о входном пикселе
`pixelcontrol` шина

`rdyFromDown` — Готовый сигнал от нисходящего интерфейса
Булев скаляр

Вывод

`pixelOut` — Данные о выходном пикселе
скаляр

`ctrlOut` — Управляющие сигналы, сопровождающие данные о выходном пикселе
`pixelcontrol` шина

`rdyToUp` — Готовый сигнал к восходящему интерфейсу
Булев скаляр

Параметры

`Depth of FIFO` — Глубина FIFO
16 (значение по умолчанию) | положительное целое число

`Almost full threshold` — Почти полное пороговое значение
8 (значение по умолчанию) | положительное целое число

Примеры модели

Эквализация гистограммы Используя буфер видеокадра

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация SoC Blockset

Поддержка

Документация

Video Stream FIFO

Описание

Порты

Входной параметр

pixelIn — Данные о входном пикселе скаляр

ctrlIn — Управляющие сигналы, сопровождающие данные о входном пикселе pixelcontrol шина

rdyFromDown — Готовый сигнал от нисходящего интерфейса Булев скаляр

Вывод

pixelOut — Данные о выходном пикселе скаляр

ctrlOut — Управляющие сигналы, сопровождающие данные о выходном пикселе pixelcontrol шина

rdyToUp — Готовый сигнал к восходящему интерфейсу Булев скаляр

Параметры

Depth of FIFO — Глубина FIFO16 (значение по умолчанию) | положительное целое число

Almost full threshold — Почти полное пороговое значение8 (значение по умолчанию) | положительное целое число

Примеры модели

Эквализация гистограммы Используя буфер видеокадра

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация SoC Blockset

Поддержка

`pixelIn` — Данные о входном пикселе
скаляр

`ctrlIn` — Управляющие сигналы, сопровождающие данные о входном пикселе
`pixelcontrol` шина

`rdyFromDown` — Готовый сигнал от нисходящего интерфейса
Булев скаляр

`pixelOut` — Данные о выходном пикселе
скаляр

`ctrlOut` — Управляющие сигналы, сопровождающие данные о выходном пикселе
`pixelcontrol` шина

`rdyToUp` — Готовый сигнал к восходящему интерфейсу
Булев скаляр

`Depth of FIFO` — Глубина FIFO
16 (значение по умолчанию) | положительное целое число

`Almost full threshold` — Почти полное пороговое значение
8 (значение по умолчанию) | положительное целое число

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.