Этот пример показывает, как создать целевую настройку с плавающей точкой с Altera® Megafunctions (ALTFP) в HDL Coder, и затем сгенерировать код.
Создайте целевую настройку с плавающей точкой
Чтобы создать настройку с плавающей точкой, используйте hdlcoder.createFloatingPointTargetConfig. Прежде, чем создать настройку, настроенную путь к вашему инструменту синтеза.
Prepending following Altera Quartus II path(s) to the system path:
C:\Altera\16.0\quartus\bin64
fpconfig =
FloatingPointTargetConfig with properties:
Library: 'ALTFP'
LibrarySettings: [1×1 fpconfig.LatencyDrivenMode]
IPConfig: [1×1 hdlcoder.FloatingPointTargetConfig.IPConfig]
Задайте пользовательские настройки библиотеки
Опционально, чтобы настроить настройку с плавающей точкой, задайте пользовательские настройки библиотеки.
ans =
LatencyDrivenMode with properties:
LatencyStrategy: 'MAX'
Objective: 'AREA'
Просмотрите задержку дюйм/с с плавающей точкой
Отображения объекта IPConfig максимальные значения задержки минимума AMD операторов с плавающей точкой.
ans =
Name DataType MinLatency MaxLatency Latency ExtraArgs
_________ _______________________ __________ __________ _______ _________
'ABS' 'DOUBLE' 1 1 -1 ''
'ABS' 'SINGLE' 1 1 -1 ''
'ADDSUB' 'DOUBLE' 7 14 -1 ''
'ADDSUB' 'SINGLE' 7 14 -1 ''
'CONVERT' 'DOUBLE_TO_NUMERICTYPE' 6 6 -1 ''
'CONVERT' 'NUMERICTYPE_TO_DOUBLE' 6 6 -1 ''
'CONVERT' 'NUMERICTYPE_TO_SINGLE' 6 6 -1 ''
'CONVERT' 'SINGLE_TO_NUMERICTYPE' 6 6 -1 ''
'COS' 'SINGLE' 35 35 -1 ''
'DIV' 'DOUBLE' 10 61 -1 ''
'DIV' 'SINGLE' 6 33 -1 ''
'EXP' 'DOUBLE' 25 25 -1 ''
'EXP' 'SINGLE' 17 17 -1 ''
'LOG' 'DOUBLE' 34 34 -1 ''
'LOG' 'SINGLE' 21 21 -1 ''
'MUL' 'DOUBLE' 11 11 -1 ''
'MUL' 'SINGLE' 11 11 -1 ''
'RECIP' 'DOUBLE' 27 27 -1 ''
'RECIP' 'SINGLE' 20 20 -1 ''
'RELOP' 'DOUBLE' 1 3 -1 ''
'RELOP' 'SINGLE' 1 3 -1 ''
'RSQRT' 'DOUBLE' 36 36 -1 ''
'RSQRT' 'SINGLE' 26 26 -1 ''
'SIN' 'SINGLE' 36 36 -1 ''
'SQRT' 'DOUBLE' 30 57 -1 ''
'SQRT' 'SINGLE' 16 28 -1 ''
Настройте задержку IP ADDSUB
Используя настроить метод объекта IPConfig, можно настроить задержку IP с плавающей точкой и задать любые дополнительные аргументы.
ans =
Name DataType MinLatency MaxLatency Latency ExtraArgs
_________ _______________________ __________ __________ _______ _________
'ABS' 'DOUBLE' 1 1 -1 ''
'ABS' 'SINGLE' 1 1 -1 ''
'ADDSUB' 'DOUBLE' 7 14 -1 ''
'ADDSUB' 'SINGLE' 7 14 6 ''
'CONVERT' 'DOUBLE_TO_NUMERICTYPE' 6 6 -1 ''
'CONVERT' 'NUMERICTYPE_TO_DOUBLE' 6 6 -1 ''
'CONVERT' 'NUMERICTYPE_TO_SINGLE' 6 6 -1 ''
'CONVERT' 'SINGLE_TO_NUMERICTYPE' 6 6 -1 ''
'COS' 'SINGLE' 35 35 -1 ''
'DIV' 'DOUBLE' 10 61 -1 ''
'DIV' 'SINGLE' 6 33 -1 ''
'EXP' 'DOUBLE' 25 25 -1 ''
'EXP' 'SINGLE' 17 17 -1 ''
'LOG' 'DOUBLE' 34 34 -1 ''
'LOG' 'SINGLE' 21 21 -1 ''
'MUL' 'DOUBLE' 11 11 -1 ''
'MUL' 'SINGLE' 11 11 -1 ''
'RECIP' 'DOUBLE' 27 27 -1 ''
'RECIP' 'SINGLE' 20 20 -1 ''
'RELOP' 'DOUBLE' 1 3 -1 ''
'RELOP' 'SINGLE' 1 3 -1 ''
'RSQRT' 'DOUBLE' 36 36 -1 ''
'RSQRT' 'SINGLE' 26 26 -1 ''
'SIN' 'SINGLE' 36 36 -1 ''
'SQRT' 'DOUBLE' 30 57 -1 ''
'SQRT' 'SINGLE' 16 28 -1 ''
Сгенерируйте код
### Generating HDL for 'sfir_single/symmetric_fir'.
### Starting HDL check.
### Using C:\Altera\16.0\quartus\bin64\qmegawiz for the selected floating point IP library.
### The code generation and optimization options you have chosen have introduced additional pipeline delays.
### The delay balancing feature has automatically inserted matching delays for compensation.
### The DUT requires an initial pipeline setup latency. Each output port experiences these additional delays.
### Output port 0: 30 cycles.
### Output port 1: 30 cycles.
### Generating Altera(R) megafunction: altfp_add_single for latency of 6.
### Found an existing generated file in a previous session: (C:\FloatingPoint\hdlsrc\sfir_single\Altera\Arria10\unspecified\L6\altfp_add_single.vhd). Reusing the generated file.
### Done.
### Generating Altera(R) megafunction: altfp_mul_single for latency of 11.
### Found an existing generated file in a previous session: (C:\FloatingPoint\hdlsrc\sfir_single\Altera\Arria10\unspecified\L11\altfp_mul_single.vhd). Reusing the generated file.
### Done.
### Begin VHDL Code Generation for 'sfir_single'.
### Working on sfir_single/symmetric_fir as C:\FloatingPoint\hdlsrc\sfir_single\symmetric_fir.vhd.
### Generating package file C:\FloatingPoint\hdlsrc\sfir_single\symmetric_fir_pkg.vhd.
### Creating HDL Code Generation Check Report file://C:\FloatingPoint\hdlsrc\sfir_single\symmetric_fir_report.html
### HDL check for 'sfir_single' complete with 0 errors, 7 warnings, and 0 messages.
### HDL code generation complete.
Задержка IP ADDSUB равняется 6 а не максимальному значению задержки 14.
Сгенерированный код VHDL сохранен в папке hdlsrc.
