Настройте черный квадрат или HDL интерфейс Cosimulation

Можно настроить имена порта и установить атрибуты внешнего компонента, когда вы генерируете интерфейс от следующих блоков:

  • Модель с реализацией черного квадрата

  • Подсистема с реализацией черного квадрата

  • HDL Cosimulation

Интерфейсные параметры

Откройте диалоговое окно HDL Block Properties, чтобы видеть интерфейсные параметры генерации.

Следующая таблица обобщает имена, настройки значения и цель интерфейсных параметров генерации.

'ParameterName' ЗначенияОписание
AddClockEnablePort

on | off

Значение по умолчанию: on

Если on, добавляют, что часы включают входной порт к интерфейсу, сгенерированному для блока. Имя порта задано ClockEnableInputPort.
AddClockPort

on | off

Значение по умолчанию: on

Если on, добавляет входной порт часов к интерфейсу, сгенерированному для блока. Имя порта задано ClockInputPort.
AddResetPort

on | off

Значение по умолчанию: on

Если on, добавляет входной порт сброса к интерфейсу, сгенерированному для блока. Имя порта задано ResetInputPort.
AllowDistributedPipelining

on | off

Значение по умолчанию: off

Если on, позвольте HDL Coder™ перемещать регистры через блок от входа, чтобы вывести или вывести, чтобы ввести.
ClockEnableInputPort

Значение по умолчанию: clk_enable

Указывает, что имя HDL для часов блока включает входной порт.
ClockInputPort

Значение по умолчанию: clk

Задает имя HDL для входного сигнала часов блока.
EntityName

Значение по умолчанию: строка имени Сущности выведена от имени блока и изменена при необходимости, чтобы сгенерировать легальное имя сущности VHDL®.

Задает VHDL entity или имя Verilog® module, сгенерированное для блока.

GenericList

Передайте переменную массива ячеек, которая содержит массивы ячеек каждый с двумя или тремя строками, или введите массив ячеек массивов ячеек, что каждый содержит две или три строки. Строки представляют имя, значение и тип дополнительных данных VHDL generic или parameter Verilog. Типом данных по умолчанию является integer.

Значение по умолчанию: 'none'

Задает список VHDL generic или пары "имя-значение" parameter Verilog, каждый со спецификацией типа дополнительных данных, чтобы передать подсистеме с реализацией BlackBox.

Например, в диалоговом окне HDL Block Properties, введите {'name','value','type'}, или, если типом данных является integer, введите {'name','value'}.

Установить GenericList с помощью hdlset_param, в командной строке, введите:

hdlset_param (blockname,'GenericList','{''name'',''value'',''type''}');

Если типом данных является integer в командной строке, введите:

hdlset_param (blockname,'GenericList','{''name '',''value''}');

ImplementationLatency

- 1 | 0 | положительное целое число

Значение по умолчанию:-1

Задает дополнительную задержку внешнего компонента во временных шагах, относительно блока Simulink®.

Если 0 или больше, это значение используется для балансировки задержки. Ваши вводы и выводы должны действовать на том же уровне.

Если-1, задержка неизвестна. Это отключает балансировку задержки.

InlineConfigurations
(Только VHDL)

on | off

Значение по умолчанию: Если этот параметр не задан, значения по умолчанию к значению глобального свойства InlineConfigurations.

Если off, подавите генерацию настройки для блока и потребуйте предоставленной пользователями внешней настройки.
InputPipeline

Значение по умолчанию: 0

Задает количество входных настроек канала связи (конвейерная глубина) в сгенерированном коде.
OutputPipeline

Значение по умолчанию: 0

Задает количество выходных настроек канала связи (конвейерная глубина) в сгенерированном коде.
ResetInputPort

Значение по умолчанию: reset

Задает имя HDL для входа сброса блока.
VHDLArchitectureName
(Только VHDL)

Значение по умолчанию: rtl

Задает имя архитектуры RTL, сгенерированное для блока. Имя архитектуры сгенерировано, только если InlineConfigurations является on.
VHDLComponentLibrary
(Только VHDL)

Значение по умолчанию: work

Задает библиотеку, от которой можно загрузить компонент VHDL.

Похожие темы