Графики Stateflow® предоставляют краткие описания поведения сложной системы с помощью иерархической теории конечного автомата (FSM), обозначения блок-схемы и диаграмм переходов состояний.
Вы используете график, чтобы смоделировать конечный автомат или комплексный алгоритм управления, предназначенный для реализации как ASIC или FPGA. Когда модель соответствует конструктивным требованиям, вы затем генерируете HDL-код (VHDL® или Verilog®), который реализует проект, воплощенный в модели. Можно моделировать и синтезировать сгенерированный HDL-код с помощью инструментов промышленного стандарта, и затем сопоставить разработки системы в FPGAs и ASICs.
В целом генерация кода VHDL или Verilog из модели, содержащей график, не отличается значительно от генерации HDL-кода из других моделей. Генератор HDL-кода разработан к
Поддержите самое большое подмножество семантики графика, которая сопоставима с HDL. Это широкое подмножество позволяет вам сгенерировать HDL-код из существующих моделей без значительного усилия по модернизации.
Сгенерируйте битно-истинный, точный циклом HDL-код, который полностью совместим с семантикой симуляции Stateflow.
Когда ваша модель Simulink® содержит диаграмму Stateflow, которая использует комментарии, HDL Coder™ генерирует комментарии в HDL-коде.
Когда вы генерируете код Verilog из модели, HDL Coder отображает комментарии в диаграмме Stateflow, встроенной около соответствующего объекта Stateflow.
hdlcodercfir модель показывает, как сгенерировать HDL-код для подсистемы, которая включает диаграммы Stateflow.
Открыть модель, в командной строке, введите:
hdlcodercfir
HDL Coder не поддерживает блоки Stateflow, которые содержат сообщения для генерации HDL-кода.
