Симуляция FIL с HDL Workflow Advisor для MATLAB

Шаг 1: запустите HDL Workflow Advisor

Следуйте инструкциям для вызова HDL Workflow Advisor in MATLAB®. Смотрите Начало работы с HDL Workflow Advisor (HDL Coder).

Примечание

У вас должна быть лицензия HDL Coder™, чтобы сгенерировать HDL-код с помощью HDL Workflow Advisor.

Шаг 2: выберите Target

Под Select Code Generation Target убедитесь, что Workflow установлен в Generic ASIC/FPGA.

Шаг 3: выберите Workflow

Под HDL Verification выберите Verify with FPGA-in-the-Loop.

Шаг 4: выберите FPGA в опциях цикла

  1. Generate FPGA-in-the-Loop test bench: Выберите эту опцию, чтобы сгенерировать испытательный стенд для симуляции с FPGA в цикле.

  2. Log outputs for comparison plots: Этот дополнительный выбор позволяет вам регистрировать и построить выходные параметры функции исходного проекта и FPGA.

  3. Board Name: Выберите одну из макетных плат FPGA. Если вы еще не загрузили пакет поддержки плат FPGA HDL Verifier™, выберите Get more boards. Затем возвратитесь к этому шагу после того, как вы загрузите пакет поддержки плат FPGA.

  4. FPGA-in-the-Loop Connection: метод связи симуляции FIL. Опции в выпадающем меню обновляют в зависимости от методов связи, поддержанных для требуемой платы, которую вы выбрали. Если требуемая плата и HDL Verifier поддерживают связь, можно выбрать Ethernet, JTAG или PCI Express.

  5. Board IP Address и Board MAC Address:

    Когда вы выбираете соединение Ethernet, можно настроить IP платы и Мак адреса при необходимости.

    ОпцияИнструкции
    Board IP address

    Используйте эту опцию для установки IP-адреса платы, если это не IP-адрес по умолчанию (192.168.0.2).

    Если IP-адрес платы по умолчанию (192.168.0.2) используется другим устройством, или вы нуждаетесь в различной подсети, изменяете IP-адрес Совета согласно следующим инструкциям:

    • Адрес подсети, обычно первые три байта IP-адреса платы, должен совпасть с подсетью IP-адреса хоста.

    • Последний байт IP-адреса платы должен отличаться от последнего байта IP-адреса хоста.

    • IP-адрес платы не должен конфликтовать с IP-адресами других компьютеров.

      Например, если IP-адрес хоста 192.168.8.2, то можно использовать 192.168.8.3 при наличии.

    Board MAC address

    При большинстве обстоятельств вы не должны изменять Мак адрес платы. Если вы соединяете больше чем одну макетную плату FPGA с одним хостом - компьютером, изменяете Мак адрес платы для каких-либо дополнительных плат так, чтобы каждый адрес был уникален. У вас должен быть отдельный NIC для каждой платы.

    Чтобы изменить Мак адрес Совета, щелкните в поле Board MAC address. Задайте адрес, который отличается с той принадлежности на любое другое устройство, присоединенное к вашему компьютеру. Чтобы получить Мак адрес Совета для определенной макетной платы FPGA, обратитесь к метке, присоединенной к плате, или консультируйтесь с документацией по продукту.

  6. Additional files

    Введите имена любых дополнительных исходных файлов для DUT. Если у вас есть больше чем один дополнительный исходный файл, используйте кнопку ..., чтобы добавить больше.

  7. FPGA-in-the-Loop Test Bench Simulation Settings:

    Если вы хотите, чтобы HDL Workflow Advisor открыл симуляцию FIL, установите флажок для Simulate generated FPGA-in-the-Loop test bench.

FIL по Ethernet

FIL по JTAG

FIL по PCI Express

Шаг 5: сгенерируйте файл программирования FPGA и запущенную симуляцию

Если вы еще не запустили предыдущие шаги, щелкните правой кнопкой по Verify with FPGA-in-the-Loop и выберите Run to Selected Task. В противном случае нажмите Run.

Этот шаг генерирует пользовательскую Систему hdlverifier.FILSimulation object™, который обеспечивает интерфейс к вашему проекту, работающему на плате FPGA, и генерирует испытательный стенд, который использует этот объект соединиться с платой FPGA.

Если вы выбрали Simulate generated FPGA-in-the-Loop test bench, этот шаг загружает файл программирования FPGA на FPGA и запускает автоматически сгенерированный испытательный стенд с FPGA в цикле.

Если бы вы не выбрали Simulate generated FPGA-in-the-Loop test bench, необходимо загрузить файл программирования FPGA вручную, с помощью или индивидуально настраиваемой функции toplevel_programFPGA или метода programFPGA сгенерированного объекта. Напоминание: если вы еще не выполнили Ведомую Настройку оборудования или Настроенные Программные инструменты Проекта FPGA, сделайте так теперь прежде, чем загрузить файлы программирования.

  • Сгенерированная функция toplevel_programFPGA:

    ./toplevel_fil/toplevel_programFPGA

  • Функция объекта programFPGA:

    MYFIL.programFPGA

Чтобы запустить ваш проект на плате FPGA, запустите сгенерированный испытательный стенд или используйте сгенерированный объект в вашем собственном коде MATLAB. Первый вызов объекта устанавливает связь с платой FPGA.

Документация HDL Verifier
Поддержка
Для просмотра документации необходимо авторизоваться на сайте