Используйте RF Toolbox™, чтобы импортировать S-параметры N-порта, представляющие высокоскоростные каналы основной платы, и преобразовывает S-параметры с 16 портами в S-параметры с 4 портами, чтобы смоделировать каналы и перекрестные помехи между каналами.

Используйте RF Toolbox™, чтобы смоделировать дифференциальный высокоскоростной канал основной платы с помощью рациональных функций. Этот тип модели полезен для инженеров целостности сигнала, цель которых состоит в том, чтобы надежно соединить высокоскоростные полупроводниковые устройства с, например, потоки последовательных данных мульти-Гбит/с через основные платы и печатные платы.

Используйте функции RF Toolbox™, чтобы вычислить TDR (Рефлектометрия Временного интервала) и TDT (Передача Временного интервала) дифференциального высокоскоростного канала основной платы.

Используйте Simulink®, чтобы моделировать дифференциальный высокоскоростной канал основной платы. Пример сначала читает файл данных Touchstone®, который содержит несимметричные S-параметры с 4 портами для дифференциальной высокоскоростной основной платы и преобразовывает их в дифференциальные S-параметры с 2 портами. Это вычисляет передаточную функцию дифференциальной схемы и использует функцию rationalfit, чтобы соответствовать рациональной функции закрытой формы к передаточной функции схемы. Затем пример преобразовывает полюса и остатки объекта рациональной функции в числители и знаменатели передаточных функций S-области Преобразования Лапласа, которые это использует, чтобы создать модель Simulink объекта рациональной функции.

Используйте функции RF Toolbox™, чтобы сгенерировать модуль Verilog-A, который моделирует высокоуровневое поведение высокоскоростной основной платы. Во-первых, это читает несимметричные S-параметры с 4 портами для дифференциальной высокоскоростной основной платы и преобразовывает их в дифференциальные S-параметры с 2 портами. Затем это вычисляет передаточную функцию дифференциальной схемы и соответствует рациональной функции к передаточной функции. Затем, пример экспортирует модуль Verilog-A, который описывает модель. Наконец, это строит модульный переходной процесс сгенерированного модуля Verilog-A в стороннем инструменте симуляции схемы.