Обнаружение ошибок проектирования включает мертвую логику, целочисленное переполнение, деление на нуль и нарушения свойств проекта и утверждений. Simulink® Design Verifier™ использует формальные методы, чтобы идентифицировать дефицитные ошибки проектирования в моделях, не требуя обширных тестов или выполнений симуляции. Вы используете Simulink Design Verifier, чтобы подсветить блоки в модели, содержащей ошибки проектирования, и блокируется доказанный быть без них. Для каждого блока с ошибкой вы вычисляете контуры диапазона сигнала и генерируете тестовый вектор, который воспроизводит ошибку в симуляции.
