Преобразуйте основанное на кадре видео в пиксельный поток для FPGA в цикле
Vision HDL Toolbox / Интерфейсы ввода-вывода
Vision HDL Toolbox / Интерфейсы ввода-вывода
Блок FIL Frame To Pixels выполняет то же преобразование кадра к пикселю как блок Frame To Pixels. Кроме того, можно сконфигурировать ширину выходного вектора, чтобы быть одним пикселем, строкой или целым кадром. Блок возвращает управляющие сигналы в векторах той же ширины как пиксельные данные. Эта оптимизация делает более эффективное использование из линии связи между платой FPGA и вашей симуляцией Simulink® при использовании FPGA в цикле (FIL). Чтобы запустить FPGA в цикле, у вас должна быть лицензия HDL Verifier™.
Когда вы генерируете файл программирования для цели FIL в Simulink, инструмент создает модель, чтобы сравнить симуляцию FIL с вашим проектом Simulink. Для проектов Vision HDL Toolbox™ блок FIL в той модели реплицирует передающий потоком пиксель интерфейс, чтобы отправить один пиксель за один раз в FPGA. Можно изменить автоматически сгенерированную модель, чтобы использовать Кадр FIL Для Пикселей и Пикселей FIL, Чтобы Структурировать блоки, чтобы улучшить коммуникационную пропускную способность с платой FPGA путем передачи одного кадра за один раз. Поскольку, как изменить автоматически сгенерированную модель, смотрите FPGA в цикле.
Задайте тот же формат видео и векторный размер для блока FIL Frames To Pixels и блока FIL Pixels To Frame.