Преобразуйте пиксельный поток от FPGA в цикле к основанному на кадре видео
Vision HDL Toolbox / Интерфейсы ввода-вывода
Vision HDL Toolbox / Интерфейсы ввода-вывода
Блок FIL Pixels To Frame выполняет то же преобразование пикселя к кадру как блок Pixels To Frame. Кроме того, можно сконфигурировать ширину входа, чтобы быть одним пикселем, строкой или целым кадром на шаг. Блок ожидает входные векторы управляющего сигнала той же ширины как пиксельные данные. Эта оптимизация может ускорить линию связи между платой FPGA и вашей симуляцией Simulink® при использовании FPGA в цикле. Чтобы запустить FPGA в цикле, у вас должна быть лицензия HDL Verifier™.
Когда вы генерируете файл программирования для цели FIL в Simulink, инструмент создает модель, чтобы сравнить симуляцию FIL с вашим проектом Simulink. Для проектов Vision HDL Toolbox™ блок FIL в той модели реплицирует передающий потоком пиксель интерфейс, чтобы отправить один пиксель за один раз в FPGA. Можно изменить автоматически сгенерированную модель, чтобы использовать Кадр FIL Для Пикселей и Пикселей FIL, Чтобы Структурировать блоки, чтобы улучшить коммуникационную пропускную способность с платой FPGA путем передачи одного кадра за один раз. Поскольку, как изменить автоматически сгенерированную модель, смотрите FPGA в цикле.
Задайте тот же формат видео для блока FIL Frames To Pixels и блока FIL Pixels To Frame.
