verify ОператорМожно сгенерировать компонент SystemVerilog DPI от Simulink® Test™
verify операторы. При использовании Test Assessment или блоков Test Sequence, можно оценить поведение модели включением verify операторы в тестовой последовательности. Сопоставлять verify операторы к утверждению SystemVerilog, сгенерируйте компонент SystemVerilog DPI от блока Test Assessment или Test Sequence. Используйте компонент SystemVerilog DPI в своей тестовой среде HDL.
В Simulink создайте модель для устройства под тестом (DUT) и создайте испытательный стенд для модели с помощью блоков Test Sequence или Test Assessment. Используйте Тестовый Редактор Последовательности (Simulink Test), чтобы создать и отредактировать тестовые шаги. В тестовой последовательности используйте verify операторы, чтобы оценить симуляцию, как описано в Тестовом Синтаксисе Последовательности и Оценки (Simulink Test).
verify оператор наряду с блоком Test Sequence представляет временную регистрацию Simulink. При генерации компонента SystemVerilog DPI временная логика расположена в сгенерированном коде C. Обертка SystemVerilog содержит мгновенное утверждение, которое инициировало, когда проверять условие нарушено.
При симуляции проекта в Simulink симуляция испускает предупреждение если verify сбои оценки.
Можно просмотреть и смотреть результаты симуляции при помощи Simulation Data Inspector. Откройте Инспектора Данных моделирования путем ввода этого кода в командной строке MATLAB®.
Simulink.sdi.view
verify ОператорВ диалоговом окне Configuration Parameters выберите Code Generation на левой панели. Под Target Selection, набор System Target File к systemverilog_dpi_grt.tlc, или альтернативно к systemverilog_dpi_ert.tlc при использовании Embedded Coder®.
Выберите SystemVerilog DPI на левой панели. Под SystemVerilog Ports, набор тип данных и настройки подключения. Нажмите OK.
Чтобы сгенерировать Компонент DPI, блок Test Assessment или блок Test Sequence должны быть в Подсистеме Simulink.
В Simulink щелкните правой кнопкой по блоку подсистемы, который содержит тестовую последовательность, и выберите C/C++ Code> Build This Subsystem. Нажмите Build в диалоговом окне, которое открывается.
Альтернатива командной строки: Используйте rtwbuild функционируйте, чтобы создать систему. Например, чтобы создать подсистему по имени "My_verify_tst", введите этот код в командной строке MATLAB.
rtwbuild('My_verify_tst');Измените свою текущую папку в dpi_tb папка, которая находится под папкой генерации кода в вашей установке симулятора HDL. Запустите свой симулятор HDL и запустите сгенерированный скрипт, чтобы запустить симуляцию. Симуляция выход сопоставима с Simulink выход.
Для получения дополнительной информации о выполнении симуляции HDL смотрите, Проверяют Сгенерированный Компонент По Данным Simulink.
После выполнения симуляции SystemVerilog со сгенерированной тестовой последовательностью ваш файл журнала выводит предупреждения и ошибки. Чтобы идентифицировать, какой блок породил определенное предупреждение или вывод ошибок, используйте Идентификатор Simulink (SID) hilite функция.
Каждая сгенерированная ошибка или предупреждение отображений уникальное имя, идентифицирующее его источник. Тот номер является SID того блока. Например, выход в предыдущей фигуре показывает ошибку, которая была сгенерирована тестовым блоком последовательности с SID Req_scenario_4:32:60.
# ** Error: Req_scenario_4:32:60: At step 'Check2' verify id 'Simulink:verify_sc4_off' Failed
Чтобы подсветить блок, который сгенерировал это предупреждение, введите этот код в командной строке MATLAB.
Simulink.ID.hilite('Req_scenario_4:32:60');Фигура подсвечивает и проверять оператор и тестовый блок последовательности, который создал это предупреждение.
Для получения дополнительной информации об Идентификаторах Simulink смотрите, Определяют местоположение Компонентов Схемы Используя Идентификаторы Simulink (Simulink).
По умолчанию сгенерированный компонент DPI выводит ошибку когда verify оценка тестируется и перестала работать. Видеть дополнительный выход, сгенерированный verify оценка, используйте аргумент +VERBOSE_VERIFY в командной строке симуляции HDL. Этот аргумент добавляет информацию, показывающую когда verify оценка не была протестирована, и когда она была протестирована и передана. Например, при использовании ModelSim® вводят следующее в командной строке.
vsim -classdebug -c -voptargs=+acc -sv_lib ../Req_4 work.Req_4_dpi_tb +VERBOSE_VERIFY
Эта команда выводит многословный журнал, который включает детали о когда verify оценки были протестированы и передали ли они или перестали работать.
У вас может быть несколько шагов в тестовой последовательности, которые используют verify оценка или несколько компонентов DPI, регистрирующих предупреждения от симуляции. В вашей тестовой модели можно отфильтровать сгенерированный выход для определенного verify шаги путем определения связанного SID как плюс аргумент на командной строке. Например, чтобы выключить весь выход для SID Req_scenario_4:32:60, введите этот код в командной строке HDL.
vsim -classdebug -c -voptargs=+acc -sv_lib ../Req_4 work.Req_4_dpi_tb +Req_scenario_4:32:60
Test Assessment | Test Sequence