LTE CRC Decoder

Обнаружьте ошибки во входных выборках с помощью контрольной суммы

Библиотека:
LTE HDL Toolbox / Выявление ошибок и Коррекция

Описание

Блок LTE CRC Decoder вычисляет контроль циклическим избыточным кодом (CRC) и сравнивает его с добавленной контрольной суммой для каждой системы координат потоковой передачи выборок данных. Можно выбрать из полиномов, заданных TS 36.212 [1] стандарта LTE. Блок обеспечивает аппаратную оптимизированную архитектуру и интерфейс.

Этот блок использует демонстрационный интерфейс потоковой передачи с шиной для связанных управляющих сигналов. Этот интерфейс позволяет блоку действовать независимо от формата кадра и соединиться легко с другими блоками LTE HDL Toolbox™. Блок принимает и возвращает значение, представляющее одну выборку и шину, содержащую три управляющих сигнала. Эти сигналы указывают на валидность каждой выборки и контуры системы координат. Чтобы преобразовать матрицу в демонстрационный поток и эти управляющие сигналы, используйте блок Frame To Samples или ltehdlFramesToSamples функция. Для полного описания интерфейса смотрите Демонстрационный Интерфейс Потоковой передачи.

Порты

Входной параметр

развернуть все

`data` — Введите выборку
бинарный скаляр | скаляр беззнаковых целых чисел | бинарный вектор

Введите выборку, заданную как бинарный скаляр, скаляр беззнаковых целых чисел или бинарный вектор. Размер вектора должен быть меньше чем или равен длине полинома. Продолжительность CRC также должна быть делимой размером вектора. Например, для полиномиального типа CRC24A, допустимые размеры вектора равняются 24, 12, 8, 6, 4, 3, 2, и 1. Целочисленный вход интерпретирован как двоичное слово. Например, векторный вход [0 0 0 1 0 0 1 1] эквивалентно uint8 вход 19.

double и single поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, заданный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает запускаются входного кадра.
end — Указывает на конец входного кадра.
valid — Указывает, что данные по порту входа data допустимы.

Типы данных: bus

Вывод

развернуть все

`data` — Выведите выборку
бинарный скаляр | целочисленный скаляр | бинарный вектор

Выведите выборку, возвратил бинарный скаляр, скаляр беззнаковых целых чисел или бинарный вектор совпадающего типа данных и размера как входные выборки. Контрольная сумма удалена из конца системы координат.

double и single двоичные значения поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает запускаются выходной системы координат.
end — Указывает на конец выходной системы координат.
valid — Указывает, что данные по порту выхода data допустимы.

Типы данных: bus

`err` — Индикатор несоответствия контрольной суммы
бинарный скаляр | целочисленный скаляр

Индикатор несоответствия контрольной суммы, возвращенного как бинарный скаляр или целочисленный скаляр. Если вы выбираете Full checksum mismatch, этот порт возвращает целочисленный результат XOR расчетной контрольной суммы против добавленной контрольной суммы. Значение err допустимо когда ctrl.end 1 (true). Тип данных этого порта совпадает с типом данных входных выборок.

Параметры

развернуть все

`CRC Type` — Закодируйте полином
`CRC16` (значение по умолчанию) | `CRC8` | `CRC24A` | `CRC24B`

Закодировать полиномиальные опции являются четырьмя типами CRC, описанными в TS 36.212 [1] стандарта LTE, Раздел 5.1.1.

`Full checksum mismatch` — Возвратите поразрядную информацию о несоответствии
от (значения по умолчанию) | на

Когда этот параметр не выбран, порт err возвращает булево значение, указывающее, не соответствуют ли каким-либо битам контрольной суммы после применения CRC Mask. Когда этот параметр выбран, порт err возвращает целое число, которое представляет местоположения битных несоответствий в контрольной сумме.

`CRC Mask` — Маска применилась к контрольной сумме
0 (значений по умолчанию) | целое число от 0 до 2^CRCLength – 1

Маска применилась к контрольной сумме, заданной как целое число, представляющее двоичное слово от 0 до 2^CRCLength – 1. Эта маска обычно является Радиосетью временным идентификатором (RNTI).

Зависимости

Этот параметр появляется, когда Full checksum mismatch очищен.

Примеры модели

Check for CRC Errors in Streaming Samples

Проверяйте на ошибки CRC в потоковой передаче выборок

Используйте блок LTE CRC Decoder, чтобы проверять закодированные данные, и как сравнить благоприятный для оборудования проект с результатами LTE Toolbox™. Рабочий процесс выполняет эти шаги:

Открыть скрипт

Алгоритмы

развернуть все

Когда вы используете векторный или целочисленный вход, блок реализует параллельный алгоритм CRC [2]. Реализация эквивалентна, алгоритм, используемый Communications Toolbox™, блокирует General CRC Generator HDL Optimized и General CRC Syndrome Detector HDL Optimized.

Чтобы обеспечить высокую пропускную способность для современных систем связи, алгоритм CRC реализован с параллельной архитектурой. Эта архитектура рекурсивно вычисляет биты M контрольной суммы CRC для каждого входа W биты. В конце системы координат итоговый результат контрольной суммы добавлен к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для битов W параллельно:

$X^{'} = F_{W} (\times) X (+) D$

_FW является M-by-M матрица, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является M - демонстрационный вектор, который обеспечивает новые входные биты, упорядоченный относительно полинома и дополненный обнуляет. (×) реализован с логическим AND, и (+) реализован с логическим XOR.

Задержка

Эта форма волны показывает систему координат с 40 выборками, введите две выборки за один раз, закодированный полиномом CRC16. Между входными кадрами нет никакого разрыва. Поток вывода удалил контрольную сумму, таким образом, существует восемь циклов между выходными системами координат. Задержкой декодера является 3*CRCLength/InputSize + 5, принятие непрерывных допустимых входных выборок.

Производительность

Эти данные ресурсов и данные о производительности являются синтезом, следует из сгенерированного HDL, предназначенного к плате Xilinx^® Zynq^®-7000 ZC706. Реализация для CRC24 полином, без Маски CRC или выходного несоответствия контрольной суммы и скалярного входа. Проект достигает частоты часов на 526,31 МГц.

Ресурс	Использование
LUT	210
LUTRAM	8
FFS	305
Блокируйте RAM (16K)	0

Больший размер входного вектора увеличивает пропускную способность и увеличивает использование ресурса.

Ссылки

[1] 3GPP TS 36.212. "Мультиплексирование и кодирование канала". Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group; Развитый Универсальный Наземный Радио-доступ (к E-UTRA). URL: https://www.3gpp.org.

[2] Кампобелло, Джузеппе, Джузеппе Патане и Марко Руссо. "Параллельная Реализация CRC". Транзакции IEEE на Компьютерах. Издание 52, № 10, октябрь 2003, стр 1312–1319.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

LTE CRC Decoder

Описание

Порты

Входной параметр

`data` — Введите выборку
бинарный скаляр | скаляр беззнаковых целых чисел | бинарный вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Вывод

`data` — Выведите выборку
бинарный скаляр | целочисленный скаляр | бинарный вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`err` — Индикатор несоответствия контрольной суммы
бинарный скаляр | целочисленный скаляр

Параметры

`CRC Type` — Закодируйте полином
`CRC16` (значение по умолчанию) | `CRC8` | `CRC24A` | `CRC24B`

`Full checksum mismatch` — Возвратите поразрядную информацию о несоответствии
от (значения по умолчанию) | на

`CRC Mask` — Маска применилась к контрольной сумме
0 (значений по умолчанию) | целое число от 0 до 2^CRCLength – 1

Зависимости

Примеры модели

Проверяйте на ошибки CRC в потоковой передаче выборок

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Функции

Введенный в R2017b

Документация LTE HDL Toolbox

Поддержка

Документация

LTE CRC Decoder

Описание

Порты

Входной параметр

data — Введите выборку бинарный скаляр | скаляр беззнаковых целых чисел | бинарный вектор

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

Вывод

data — Выведите выборку бинарный скаляр | целочисленный скаляр | бинарный вектор

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

err — Индикатор несоответствия контрольной суммы бинарный скаляр | целочисленный скаляр

Параметры

CRC Type — Закодируйте полином CRC16 (значение по умолчанию) | CRC8 | CRC24A | CRC24B

Full checksum mismatch — Возвратите поразрядную информацию о несоответствии от (значения по умолчанию) | на

CRC Mask — Маска применилась к контрольной сумме 0 (значений по умолчанию) | целое число от 0 до 2CRCLength – 1

Зависимости

Примеры модели

Проверяйте на ошибки CRC в потоковой передаче выборок

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Функции

Введенный в R2017b

Документация LTE HDL Toolbox

Поддержка

`data` — Введите выборку
бинарный скаляр | скаляр беззнаковых целых чисел | бинарный вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`data` — Выведите выборку
бинарный скаляр | целочисленный скаляр | бинарный вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`err` — Индикатор несоответствия контрольной суммы
бинарный скаляр | целочисленный скаляр

`CRC Type` — Закодируйте полином
`CRC16` (значение по умолчанию) | `CRC8` | `CRC24A` | `CRC24B`

`Full checksum mismatch` — Возвратите поразрядную информацию о несоответствии
от (значения по умолчанию) | на

`CRC Mask` — Маска применилась к контрольной сумме
0 (значений по умолчанию) | целое число от 0 до 2^CRCLength – 1

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.