Zero-Order Hold

Нулевой порядок реализации содержит период расчета

Библиотека:
Simulink / Дискретный
HDL Coder / Дискретный

Описание

Блок Zero-Order Hold содержит свой вход в течение периода расчета, который вы задаете. Если вход является вектором, блок содержит все элементы вектора в течение того же периода расчета.

Вы задаете время между выборками параметром Sample time. Установка -1 означает, что блок наследовал Sample time.

Совет

Не используйте блок Zero-Order Hold, чтобы создать быстрый-к-медленному переход между блоками, действующими на уровне различных частот дискретизации. Вместо этого используйте блок Rate Transition.

Соедините шиной поддержку

Блок Zero-Order Hold является способным к шине блоком. Вход может быть виртуальным или невиртуальным сигналом шины. Никакие специфичные для блока ограничения не существуют. Все сигналы в невиртуальном входе шины с блоком Zero-Order Hold должны иметь тот же шаг расчета, даже если элементы связанного объекта шины задают наследованные шаги расчета. Можно использовать блок Rate Transition, чтобы изменить шаг расчета отдельного сигнала, или всех сигналов в шине. Смотрите Задают Шаги расчета Сигнала Шины и Способные к шине Блоки для получения дополнительной информации.

Можно использовать массив шин как входной сигнал с блоком Zero-Order Hold. Для получения дополнительной информации об определении и использовании массива шин, смотрите Шины Объединения в Массив Шин.

Сравнение с подобными блоками

Memory, Unit Delay и блоки Zero-Order Hold обеспечивают схожую функциональность, но имеют различные возможности. Кроме того, цель каждого блока отличается.

Эта таблица показывает рекомендуемое использование для каждого блока.

Блок	Цель блока	Справочные примеры
Unit Delay	Реализуйте задержку с помощью дискретного шага расчета, который вы задаете. Блок принимает и выходные сигналы с дискретным шагом расчета.	`sldemo_enginewc` (Подсистема сжатия)
Memory	Реализуйте задержку одним главным временным шагом интегрирования. Идеально, блок принимает непрерывный (или зафиксированный в незначительном временном шаге) сигналы и выводит сигнал, который фиксируется в незначительном временном шаге.	`sldemo_bounce` `sldemo_clutch` (Режим трения подсистема FSM Logic/Lockup)
Zero-Order Hold	Преобразуйте входной сигнал со временем непрерывной выборки к выходному сигналу с дискретным шагом расчета.	`sldemo_radar_eml` `aero_dap3dof`

Каждый блок имеет следующие возможности.

Возможность	Memory	Unit Delay	Нулевой порядок содержит
Спецификация начального условия	Да	Да	Нет, потому что блок выход во время t = 0 должен совпадать с входным значением.
Спецификация шага расчета	Нет, потому что блок может только наследовать шаг расчета от ведущего блока или решателя, используемого в целой модели.	Да	Да
Поддержка основанных на системе координат сигналов	Нет	Да	Да
Поддержка логгирования состояния	Нет	Да	Нет

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор

Входной сигнал, который блок содержит к одному периоду расчета.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор

Выходной сигнал, который является входом, сохраненным к одному периоду расчета.

Параметры

развернуть все

`Sample time (-1 for inherited)` — Дискретный интервал между хитами шага расчета
-1 (значение по умолчанию) | `scalar`

Задайте временной интервал между выборками. Чтобы наследовать шаг расчета, установите этот параметр на -1. См. Настройку времени выборки в онлайн-документации для получения дополнительной информации.

Не задавайте время непрерывной выборки, любой 0 или [0,0]. Этот блок поддерживает только дискретные шаги расчета. Когда этим параметром является -1, наследованный шаг расчета должен быть дискретным и не непрерывным.

Примеры модели

Radar Tracking Using MATLAB Function Block

Радарное отслеживание Используя блок MATLAB function

Используйте расширенный Фильтр Калмана с Функциональным блоком MATLAB® в Simulink®, чтобы оценить положение самолета от радарных измерений. Реализация фильтра найдена в блоке MATLAB function, содержимое которого хранится в самой модели Simulink.

Открытая модель

Developing the Apollo Lunar Module Digital Autopilot

Разработка лунного модуля Apollo цифровой автопилот

"Работая над проектом Лунного модуля цифровой автопилот был подсветкой моей карьеры как инженер. Когда Нил Армстронг сошел с LM (Лунный модуль) на поверхность луны, каждый инженер, который способствовал программе "Аполлон", чувствовал чувство гордости и выполнение. Мы преуспели в нашей цели. Мы разработали технологию, которая никогда не существовала прежде, и посредством тяжелой работы и дотошного внимания к деталям, мы создали систему, которая работала безупречно". - Ричард Дж. Грэн, Посадка на Луну Аполлона 11: Относящийся к космическому кораблю Проект Затем и Теперь

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Сгенерированный код использует memcpy или memset функции (strong.h) при определенных обстоятельствах.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Zero-Order Hold

Описание

Совет

Соедините шиной поддержку

Сравнение с подобными блоками

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор

Параметры

`Sample time (-1 for inherited)` — Дискретный интервал между хитами шага расчета
-1 (значение по умолчанию) | `scalar`

Примеры модели

Радарное отслеживание Используя блок MATLAB function

Разработка лунного модуля Apollo цифровой автопилот

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Zero-Order Hold

Описание

Совет

Соедините шиной поддержку

Сравнение с подобными блоками

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор

Вывод

Port_1 — Выходной сигнал скаляр | вектор

Параметры

Sample time (-1 for inherited) — Дискретный интервал между хитами шага расчета-1 (значение по умолчанию) | scalar

Примеры модели

Радарное отслеживание Используя блок MATLAB function

Разработка лунного модуля Apollo цифровой автопилот

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор

`Port_1` — Выходной сигнал
скаляр | вектор

`Sample time (-1 for inherited)` — Дискретный интервал между хитами шага расчета
-1 (значение по умолчанию) | `scalar`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.