Dual Rate Dual Port RAM

Двухпортовый RAM, который поддерживает два уровня

Библиотека

HDL Coder / RAM HDL

Описание

Блок Dual Rate Dual Port RAM моделирует RAM, который поддерживает одновременные операции чтения и операции записи к различным адресам на двух тактовых частотах. Порт А RAM может достигнуть одного уровня, и порт B может запуститься на различном уровне.

В высокоэффективных аппаратных приложениях можно использовать этот блок, чтобы получить доступ к RAM дважды на такт. Если вы генерируете HDL-код, это блок-диаграммы к двойному тактовому двухпортовому RAM в большей части FPGAs.

Одновременный доступ

Можно получить доступ к различным адресам от портов А и B одновременно. Можно также считать тот же адрес из портов А и B одновременно.

Однако не получайте доступ к адресу от одного порта RAM, в то время как он пишется из другого порта RAM. В процессе моделирования, если вы получаете доступ к адресу от одного порта RAM в то же время, что и вы пишете, что адрес от другого порта RAM, программное обеспечение сообщает об ошибке.

Поведение чтения во время записи

RAM имеет запись первое поведение. То, когда вы пишете в RAM, новые записывают данные, сразу доступно в выходном порту.

Параметры

Address port width: Ширина адресного бита. Минимальная битная ширина равняется 2, и максимальная битная ширина равняется 28. Значение по умолчанию равняется 8.

Порты

Блок имеет следующие порты:

din_A

Запишите данные вход для порта А RAM. Данные могут быть любой шириной. Это наследовало ширину и тип данных от входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

addr_A

Запишите адрес для порта А RAM.

Тип данных: скалярное беззнаковое целое (uintN) или фиксированная точка без знака (ufixN) с дробной длиной 0

we_A

Разрешите запись для порта А RAM. Установите we_A к true для операции записи или false для операции чтения.

Тип данных: булевская переменная

din_B

Запишите данные вход для порта B RAM. Данные могут иметь любую ширину и наследовали ширину и тип данных от входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

addr_B

Запишите адрес для порта B RAM.

Тип данных: скалярное беззнаковое целое (uintN) или фиксированная точка без знака (ufixN) с дробной длиной 0

we_B

Разрешите запись для порта B RAM. Установите we_B к true для операции записи или false для операции чтения.

Тип данных: булевская переменная

dout_A

Выходные данные от адреса порта А RAM, addr_A.

dout_B

Выходные данные от адреса порта B RAM, addr_B.

Алгоритмы

развернуть все

HDL-код, сгенерированный для блоков RAM, имеет:

Задержка одного такта для вывода данных чтения.
Никакой сигнал сброса, потому что некоторые инструменты синтеза не выводят RAM из HDL-кода, если он включает сброс.

Генерация кода для блока RAM создает отдельный файл, blockname.ext. blockname выведен из имени блока RAM. ext расширение файла выходного языка.

Инициализация RAM

Код, сгенерированный, чтобы инициализировать RAM, предназначается для симуляции только. Инструменты синтеза могут проигнорировать этот код.

Реализуйте RAM с, или без часов включают

Свойство блока HDL, RAMArchitecture, включает или подавляет генерацию часов, включают логику для всех блоков RAM в подсистеме. Можно установить RAMArchitecture к следующим значениям:

WithClockEnable (значение по умолчанию): Генерирует RAM с помощью шаблонов HDL, которые включают часы, включают сигнал и пустую обертку RAM.
WithoutClockEnable: Генерирует RAM без часов, включает, и обертка RAM, которая реализует часы, включает логику.

Некоторые инструменты синтеза не выводят RAM с часами, включают. Если ваш инструмент синтеза не поддерживает структуры RAM с часами, включают, и не может сопоставить ваш сгенерированный HDL-код с FPGA ресурсы RAM, установить RAMArchitecture к WithoutClockEnable.

Ограничения вывода RAM

Если вы используете блоки RAM, чтобы выполнить параллельные операции чтения и операции записи, проверьте поведение чтения во время записи в оборудовании. Поведение чтения во время записи RAM блокирует в соответствиях Simulink^® тот из сгенерированного поведенческого HDL-кода. Однако, если инструмент синтеза не следует за тем же поведением во время вывода RAM, это заставляет поведение чтения во время записи в оборудовании отличаться от поведения типового кодекса Simulink или сгенерированного HDL-кода.

Ваш инструмент синтеза не может сопоставить сгенерированный код с RAM по следующим причинам:

Небольшой размер RAM: ваш инструмент синтеза использует регистры, чтобы реализовать маленький RAM для лучшей производительности.
Часы включают сигнал, присутствует. Можно подавить генерацию часов, включают сигнал в блоках RAM, как описано в Реализации, которую Включает RAM С или Без Часов.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Примечание

Для результатов симуляции, которые совпадают со сгенерированным HDL-кодом в панели Решателя диалогового окна Configuration Parameters, снимают флажок для Treat each discrete rate as a separate task. Когда флажок снимается, однозадачный режим включен. Если вы симулируете блок с этим установленным флажком, выходные данные могут обновиться в том же цикле, но в сгенерированном HDL-коде, выходные данные обновляются один цикл позже.

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline.
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline.
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline.

Примечание

Свойство RAMDirective не доступно для использования с Dual Rate Dual Port RAM, потому что блок не имеет одного интерфейса часов.

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов. Вы не могли смешать действительное значение и комплексные входные параметры.

Документация

Dual Rate Dual Port RAM

Библиотека

Описание

Одновременный доступ

Поведение чтения во время записи

Параметры

Порты

Алгоритмы

Инициализация RAM

Реализуйте RAM с, или без часов включают

Ограничения вывода RAM

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Примечание

Свойства блока HDL

Примечание

Поддержка комплексных данных

Смотрите также

Блоки

Введенный в R2014a

Документация HDL Coder

Поддержка

Документация

Dual Rate Dual Port RAM

Библиотека

Описание

Одновременный доступ

Поведение чтения во время записи

Параметры

Порты

Алгоритмы

Инициализация RAM

Реализуйте RAM с, или без часов включают

Ограничения вывода RAM

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Примечание

Свойства блока HDL

Примечание

Поддержка комплексных данных

Смотрите также

Блоки

Введенный в R2014a

Документация HDL Coder

Поддержка

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.