Bus to Vector

Преобразуйте виртуальную шину в вектор

Библиотека:
Simulink / Атрибуты Сигнала
HDL Coder / Атрибуты Сигнала

Описание

Блок Bus to Vector преобразует виртуальную шину в векторный сигнал. Входная шина должна состоять из скаляров или 1D, строка или вектор-столбцы, которые имеют совпадающий тип данных, тип сигнала и режим выборки. Если входная шина содержит строку или вектор-столбцы, выход является строкой или вектор-столбцом, соответственно. В противном случае выход является 1D массивом.

Используйте блок Bus to Vector только, чтобы заменить неявное преобразование шины к вектору на явное преобразование. Чтобы идентифицировать и откорректировать шины, используемые в качестве векторов, вручную не вставляя блоки Bus to Vector, можно использовать сигналы Контрольной шины Simulink^® Model Advisor, обработанные в качестве проверки векторов. В качестве альтернативы можно использовать Simulink.BlockDiagram.addBusToVector функция, которая автоматически вставляет блоки Bus to Vector везде, в случае необходимости.

Примечание

Если вы используете Save As, чтобы сохранить модель в версии продукта Simulink перед R2007a, пустой подсистемой, что выходные параметры ничто не заменяет каждый блок Bus to Vector. Прежде чем можно будет использовать модель, снова соединиться или в противном случае правильный каждый путь, который раньше содержал блок Bus to Vector, но теперь прерван пустой подсистемой.

Порты

Входной параметр

развернуть все

`Port_1` — Примите сигнал преобразовать в вектор
виртуальная шина | не соединяет шиной сигнал

Сигналы входной шины должны состоять из скаляров или 1D, строка или вектор-столбцы, которые имеют совпадающий тип данных, тип сигнала и режим выборки. Если вход является сигналом нешины, блок не делает никакого преобразования.

Вывод

развернуть все

`Port_1` — Сигнал выходного вектора
вектор | 1D массив

Выведите векторный сигнал, на основе сигнала входной шины. Если входная шина содержит строку или вектор-столбцы, блок выход является строкой или вектор-столбцом, соответственно. В противном случае выход является 1D массивом.

Примеры модели

Управляйте преобразованиями шины к вектору

Используйте блок Bus to Vector, чтобы преобразовать сигнал шины в вектор, обеспечить сигнал, что блок Gain может принять.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Фактическая поддержка типа данных или возможности зависит от реализации блока.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Чтобы узнать больше об использовании шин для генерации HDL-кода, смотрите Шины (HDL Coder) и Сигналы Шины Использования Улучшить Удобочитаемость Модели и Сгенерировать HDL-код (HDL Coder).

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Фактическая поддержка типа данных или возможности зависит от реализации блока.

Документация

Bus to Vector

Описание

Примечание

Порты

Входной параметр

`Port_1` — Примите сигнал преобразовать в вектор
виртуальная шина | не соединяет шиной сигнал

Вывод

`Port_1` — Сигнал выходного вектора
вектор | 1D массив

Примеры модели

Управляйте преобразованиями шины к вектору

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представленный в R2007a

Документация Simulink

Поддержка

Документация

Bus to Vector

Описание

Примечание

Порты

Входной параметр

Port_1 — Примите сигнал преобразовать в вектор виртуальная шина | не соединяет шиной сигнал

Вывод

Port_1 — Сигнал выходного вектора вектор | 1D массив

Примеры модели

Управляйте преобразованиями шины к вектору

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представленный в R2007a

Документация Simulink

Поддержка

`Port_1` — Примите сигнал преобразовать в вектор
виртуальная шина | не соединяет шиной сигнал

`Port_1` — Сигнал выходного вектора
вектор | 1D массив

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.