Тестирование функциональных требований
Блоки
| Test Condition | Ограничьте значения сигналов в тестах |
| Test Objective | Задайте пользовательские цели, которым сигналы должны удовлетворить в тестах |
| Detector | Обнаружьте истинную длительность на входе и создайте выход истинная длительность на основе выходного типа |
| Extender | Расширьте истинную длительность входа |
| Implies | Задайте условие, которое производит определенный ответ |
| Within Implies | Проверьте, что ответ происходит в желаемой длительности |
| Verification Subsystem | Задайте доказательство или цели тестирования, не влияя на результаты симуляции или сгенерированный код |
Функции
sldv.condition | Функция условия испытания для диаграмм Stateflow и блоков MATLAB function |
sldv.test | Функция цели тестирования для диаграмм Stateflow и блоков MATLAB function |
sldvextract | Извлеките подсистему или содержимое подграфика в новую модель для анализа |
sldvtimer | Идентифицируйте, изменитесь, и оптимизация таймера отображения |
sldvoptions | Создайте объект опций верификации проекта |
sldvrun | Модель Analyze |
sldvruntest | Симулируйте модель при помощи входных данных |
sldvruntestopts | Сгенерируйте опции симуляции или выполнения для sldvruntest или sldvruncgvtest |
sldvharnessopts | Опции по умолчанию для sldvmakeharness |
sldvmakeharness | Сгенерируйте модель тестовой обвязки |
sldvreport | Сгенерируйте отчет Simulink Design Verifier |
Темы
Введение в генерацию теста
Рабочий процесс для генерации теста
Обрисовывает в общих чертах процесс для генерации тестов для вашей модели.
Используйте Советника по вопросам Генерации тестов, чтобы вести анализ компонента и модели.
Конфигурирование S-функции для генерации теста
В этом примере показано, как скомпилировать S-функцию, чтобы быть совместимым с Simulink® Design Verifier™ для генерации теста.
Сгенерируйте тесты для сгенерированного кода Embedded Coder
Обрисовывает в общих чертах процесс для генерации тестов для сгенерированного кода.
Генерация тестов покрытия кода
В этом примере показано, как использовать Simulink® Design Verifier™, чтобы сгенерировать тесты, чтобы получить полное покрытие кода.
Экспортируйте тесты в Simulink Test
Описывает, как сгенерировать тесты в Simulink® Test™ с помощью результатов анализа Simulink Design Verifier™, которые могут быть сгенерированы доказательством свойства, поиском ошибок проектирования и генерацией теста.
Что такое Модель Спецификации?
Обзор модели спецификации и ее использования в основанной на требованиях верификации.
Верификация компонента
Что такое верификация компонента?
Обзор двух подходов к верификации компонента.
Функции для верификации компонента
Описывает функции Simulink Design Verifier, которые можно использовать в верификации компонента.
Проверьте компонент для генерации кода
Этот пример использует slvnvdemo_powerwindow модель, чтобы показать, как проверить компонент в контексте модели, которая содержит тот компонент.
Ограничение параметра
Ограничительные значения параметра
Обзор настройки параметра для анализа Simulink Design Verifier.
Задайте ограничительные значения для параметров
Пример того, как задать параметры как переменные для анализа.
Задайте ограничительные значения параметра для полного охвата
Пример того, как задать ограничительные значения параметра, чтобы достигнуть полного покрытия модели.
Панель Simulink Design Verifier
Панель верификатора проекта: генерация тестов
Задайте опции, которые управляют, как Simulink Design Verifier генерирует тесты для моделей, которые он анализирует.
Панель верификатора проекта: Параметры
Задайте опции, которые управляют, как Simulink Design Verifier использует настройки параметра при анализе моделей.
Спроектируйте панель верификатора
Задайте аналитические опции и сконфигурируйте Simulink Design Verifier выход.
Опции Simulink Design Verifier
Обзор опций Simulink Design Verifier в диалоговом окне Configuration Parameters.
Рассмотрите результаты анализа
Рассмотрите результаты анализа в окне Simulink Design Verifier Results Summary.
