LTE Turbo Encoder

Закодируйте бинарные выборки с помощью турбо алгоритма

Библиотека:
Wireless HDL Toolbox / Выявление ошибок и Коррекция

Описание

Блок LTE Turbo Encoder реализует турбо энкодер, описанный TS 36.212 [1] стандарта LTE с помощью интерфейса и архитектуры, оптимизированной для аппаратного развертывания и генерации HDL-кода. Энкодер является параллелью конкатенировала сверточный код (PCCC) с двумя составляющими энкодерами с 8 состояниями и внутренним interleaver. Первый энкодер работает с потоком входных данных, и второй энкодер работает с чередованной версией входных данных. Блок отключает каждый энкодер выход с независимыми битами хвоста. Уровень кодирования является 1/3. Закодированные выходные биты для каждого входного бита возвращены как вектор 3 на 1, [S P1 P2]. В этом векторе, S систематический бит и P1 и P2 биты четности от этих двух энкодеров.

Этот блок использует демонстрационный интерфейс потоковой передачи с шиной для связанных управляющих сигналов. Этот интерфейс позволяет блоку действовать независимо от формата кадра и соединиться легко с другими блоками Wireless HDL Toolbox™. Блок принимает и возвращает значение, представляющее одну выборку и шину, содержащую три управляющих сигнала. Эти сигналы указывают на валидность каждой выборки и контуры системы координат. Чтобы преобразовать матрицу в демонстрационный поток и эти управляющие сигналы, используйте блок Frame To Samples или whdlFramesToSamples функция. Для полного описания интерфейса смотрите Демонстрационный Интерфейс Потоковой передачи.

Блок может принять новые входные данные после того, как предыдущая система координат будет завершена. Примените входные кадры, по крайней мере, с BlockSize + 17 неактивных циклов между ними. Дополнительные 17 циклов задержки должны конвейерно обработать задержки алгоритма и не меняются в зависимости от размера блока. Или, можно использовать выходной сигнал ctrl.end определить, когда блок готов к новому входу.

Эта форма волны показывает входной кадр 40 выборок с 57 неактивными циклами между системами координат. Ввод и вывод шины ctrl расширен, чтобы показать управляющие сигналы. start и end покажите контуры системы координат и valid квалифицирует выборки данных. Дополнительный tail1 и сигналы tail2 указывают на циклы, когда биты хвоста от каждого энкодера допустимы.

Порты

Входной параметр

развернуть все

`data` — Введите выборку
бинарный скаляр

Введите выборку в виде бинарного скаляра. double и single поддерживаются для симуляции, но не для генерации HDL-кода.

Типы данных: single | double | Boolean | ufix1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток в виде samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск входного кадра
end — Указывает на конец входного кадра
valid — Указывает, что данные по порту входа data допустимы

Типы данных: bus

`blockSize` — Размер блока турбокода
целое число

Размер блока турбокода в виде целого числа. Это значение должно быть одним из этих 188 значений, заданных в стандарте LTE, от 40 до 6 144 в этих интервалах: [40:8:512 528:16:1024 1056:32:2048 2112:64:6144].

Зависимости

Этот порт появляется, когда вы устанавливаете Block size source на Input port.

Типы данных: single | double | uint16 | fixdt(0,13,0)

Вывод

развернуть все

`data` — Закодированный демонстрационный поток
Вектор-столбец 3 на 1

Закодированный демонстрационный поток, возвращенный как вектор-столбец 3 на 1. Каждая закодированная выборка представлена одним систематическим битом и двумя битами четности.

Тип выходных данных совпадает с типом входных данных.

Типы данных: single | double | Boolean | ufix1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Типы данных: bus

`tail1, tail2` — Укажите на циклы завершения решетки
`Boolean` скаляр

Используйте дополнительный tail1 и выходные порты tail2, чтобы указать на местоположение битов хвоста в потоке выходных данных. Эти сигналы равняются 1 (true) для циклов, которые соответствуют битам хвоста для каждого энкодера.

Блок возвращает биты хвоста в порядке, заданном TS 36.212 [1] стандарта LTE. Каждый энкодер возвращает два цикла закодированных битов хвоста.

Цикл	1	2	3	4
tail1	1	1	0	0
tail2	0	0	1	1
data	_{[E1inK E1outK E1inK+1]}	_{[E1outK+1 E1inK+2 E1outK+2]}	_{[E2inK E2outK E2inK+1]}	_{[E2outK+1 E2inK+2 E2outK+2]}

Зависимости

Включите эти порты путем выбора Enable trellis termination valid ports.

Типы данных: Boolean

Параметры

развернуть все

`Block size source` — Как задать размер блока
`Input port` (значение по умолчанию) | `Property`

Выберите, задаете ли вы размер блока с входным портом или вводите фиксированное значение в качестве параметра. Если вы выбираете Property, параметр Block size появляется. Если вы выбираете Input port, порт blockSize появляется.

`Block size` — Размер блока турбокода
6144 (значение по умолчанию)

Зависимости

Этот параметр появляется, когда вы устанавливаете Block size source на Property.

`Enable trellis termination valid ports` — Включите порты, которые указывают на бит хвоста выходные выборки
от (значения по умолчанию) | на

Когда вы выбираете этот параметр, порты tail1 и tail2 появляются на блоке. Эти порты возвращают управляющие сигналы, которые указывают на циклы, когда выходные выборки являются битами хвоста для каждого энкодера.

Примеры модели

Турбо кодирует выборки потоковой передачи

Используйте блок LTE Turbo Encoder, чтобы закодировать данные, и как сравнить благоприятный для оборудования проект с результатами LTE Toolbox™. Рабочий процесс выполняет эти шаги:

Открыть скрипт

Алгоритмы

развернуть все

Для аппаратной реализации хранение индексов чередования не практично. Поддержка 188 размеров блока LTE потребовала бы 4 Мбит памяти. Поэтому алгоритм использует спецификацию чередования, чтобы вычислить индексы из размера блока. Это уравнение задает шаблон чередования:

$\prod (i) = (f_{1} \cdot i + f_{2} \cdot i^{2}) \mod K$

K является размером блока, i = 0, 1, …, (K – 1), и _f1 и _f2 заданы в TS 36.212 [1] стандарта LTE.

Вычисление индексов упрощено на основе этих уравнений:

$\begin{array}{l} π (i + 1) = {\begin{cases} π (i) + g (i) если π (i) + g (i) < K \\ π (i) + g (i) - K в противном случае \end{cases} \\ π (0) = 0 \end{array}$

$\begin{array}{l} g (i + 1) = {\begin{cases} g (i) + 2 f_{2} если g (i) + 2 f_{2} < K \\ g (i) + 2 f_{2} - K в противном случае \end{cases} \\ g (0) = f_{1} + f_{2} \end{array}$

Поэтому блок хранит _f1 и _f2 в памяти, и использует те две константы и четыре сумматора, чтобы вычислить индексы чередования.

Когда Block size source установлен в Property, блок использует два постоянных коэффициента, чтобы вывести адреса чтения для фиксированного размера блока. Когда Block size source установлен в Input port, алгоритм сохраняет 188 пар коэффициентов в ROM (<5 Кбит). Затем блок читает соответствующую пару во время выполнения, чтобы вывести адреса чтения памяти чередования.

Производительность

Эти данные ресурсов и данные о производительности являются синтезом, следует из сгенерированного HDL, предназначенного к плате Xilinx^® Zynq^®-7000 ZC706. Реализация для фиксированного размера блока 6 144 выборок. Проект достигает частоты часов на 312,5 МГц.

Ресурс	Использование
LUT	253
LUTRAM	2
FFS	222
БАЗИСНЫЙ БИБЛИОТЕЧНЫЙ МЕТОД ДОСТУПА	0.5

Размер RAM растет с размером блока. Когда вы включаете порт размера блока, RAM, достаточный для самого большого размера блока, используется.

Ссылки

[1] 3GPP TS 36.212. "Мультиплексирование и кодирование канала". Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group; Развитый Универсальный Наземный Радио-доступ (к E-UTRA). URL: https://www.3gpp.org.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem.

Документация

LTE Turbo Encoder

Описание

Порты

Входной параметр

`data` — Введите выборку
бинарный скаляр

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`blockSize` — Размер блока турбокода
целое число

Зависимости

Вывод

`data` — Закодированный демонстрационный поток
Вектор-столбец 3 на 1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`tail1, tail2` — Укажите на циклы завершения решетки
`Boolean` скаляр

Зависимости

Параметры

`Block size source` — Как задать размер блока
`Input port` (значение по умолчанию) | `Property`

`Block size` — Размер блока турбокода
6144 (значение по умолчанию)

Зависимости

`Enable trellis termination valid ports` — Включите порты, которые указывают на бит хвоста выходные выборки
от (значения по умолчанию) | на

Примеры модели

Турбо кодирует выборки потоковой передачи

Алгоритмы

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Функции

Введенный в R2017b

Документация Wireless HDL Toolbox

Поддержка

Документация

LTE Turbo Encoder

Описание

Порты

Входной параметр

data — Введите выборку бинарный скаляр

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

blockSize — Размер блока турбокода целое число

Зависимости

Вывод

data — Закодированный демонстрационный поток Вектор-столбец 3 на 1

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

tail1, tail2 — Укажите на циклы завершения решетки Boolean скаляр

Зависимости

Параметры

Block size source — Как задать размер блока Input port (значение по умолчанию) | Property

Block size — Размер блока турбокода6144 (значение по умолчанию)

Зависимости

Enable trellis termination valid ports — Включите порты, которые указывают на бит хвоста выходные выборки от (значения по умолчанию) | на

Примеры модели

Турбо кодирует выборки потоковой передачи

Алгоритмы

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Функции

Введенный в R2017b

Документация Wireless HDL Toolbox

Поддержка

`data` — Введите выборку
бинарный скаляр

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`blockSize` — Размер блока турбокода
целое число

`data` — Закодированный демонстрационный поток
Вектор-столбец 3 на 1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`tail1, tail2` — Укажите на циклы завершения решетки
`Boolean` скаляр

`Block size source` — Как задать размер блока
`Input port` (значение по умолчанию) | `Property`

`Block size` — Размер блока турбокода
6144 (значение по умолчанию)

`Enable trellis termination valid ports` — Включите порты, которые указывают на бит хвоста выходные выборки
от (значения по умолчанию) | на

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.