M-PSK Modulator Baseband

Модулируйте использующее M-арное манипулирование сдвига фазы

Библиотека:
Communications Toolbox / Модуляция / Цифровая Полосовая модуляция / PM
Поддержка HDL Communications Toolbox / Модуляция / PM

Описание

Блок M-PSK Modulator Baseband модулирует входной сигнал с помощью M-арного манипулирования сдвига фазы (PSK) и возвращает комплексный основополосный выходной параметр. Порядок модуляции, M, который эквивалентен числу точек в сигнальном созвездии, определяется параметром M-ary number. Блок принимает входные сигналы вектор-столбца или скаляр.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор

Задайте входной сигнал как целочисленный скаляр, целочисленный вектор или бинарный вектор.

Когда Input type является Integer, укажите элементы входного сигнала как целые числа от 0 до M – 1.
Когда Input type является Bit, задайте входной сигнал как бинарный вектор, в котором число элементов является целочисленным кратным биты на символ. Биты на символ равны _log2 (M).

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор

Выходной сигнал, возвращенный как комплексный скаляр или вектор. Выход является комплексным основополосным представлением модулируемого PSK сигнала.

Типы данных: single | double | fixed point

Параметры

развернуть все

`M-ary number` — Порядок модуляции созвездия PSK
8 (значение по умолчанию) | скаляр

Задайте порядок модуляции как положительную целочисленную степень двойки.

Пример 2| 16

`Input type` — Тип входного сигнала
`Integer` (значение по умолчанию) | `Bit`

Укажите элементы входного сигнала как целые числа или биты. Если Input type является Bit, количество выборок на систему координат должно быть целочисленным кратным количество битов на символ. Количество битов на символ является _log2 (M).

`Constellation ordering` — Отображение символа
`Gray` (значение по умолчанию) | `Binary` | `User-defined`

Задайте, как целое число или группа _log2 (M) биты сопоставлены с соответствующим символом.

Когда Constellation ordering установлен в Gray, входной сигнал сопоставлен с выходными символами с помощью серо-закодированного сигнального созвездия.
Когда Constellation ordering установлен в Binary, модулируемый символ является exp (jϕ +j2πm/M), где ϕ является смещением фазы в радианах, m является целочисленным входом, таким образом, что 0 ≤ m ≤ M – 1, и M является порядком модуляции.
Когда Constellation ordering является User-defined, задайте вектор из размера M, который имеет уникальные целочисленные значения в области значений [0, M –1]. Первый элемент этого вектора соответствует точке созвездия, имеющей значение e^jϕ с последующими элементами, запускающимися против часовой стрелки.

Пример: [0 3 2 1]

`Constellation mapping` — Пользовательское отображение символа
[0:7] (значение по умолчанию) | вектор

Задайте порядок, в котором входные целые числа сопоставлены, чтобы вывести целые числа. Параметр доступен, когда Constellation ordering является User-defined, и должна быть строка или вектор-столбец размера M, имеющий уникальные целочисленные значения в области значений [0, M – 1].

Первый элемент этого вектора соответствует точке созвездия в 0 + угол Phase offset с последующими элементами, запускающимися против часовой стрелки. Последний элемент соответствует-2π/M + точка созвездия Phase offset.

`Phase offset (rad)` — Фаза возмещена в радианах
`pi/8` (значение по умолчанию) | скаляр

Задайте, в радианах, смещении фазы начального созвездия как действительный скаляр.

Пример: pi/4

`Output data type` — Тип выходных данных
`double` (значение по умолчанию) | `single` | `Inherit via back propagation` | `fixdt(1,16)` | `fixdt(1,16,0)` | `<data type expression>`

Задайте тип данных модулируемого выходного сигнала. Установите этот параметр на одну из опций фиксированной точки или <data type expression> включить параметры, в которых вы задаете дополнительные детали. Установите этот параметр на Inherit via back propagation, совпадать с типом выходных данных и масштабирующийся со следующим блоком в модели.

Примеры модели

Модулируйте и демодулируйте сигнал 8-PSK

Откройте модель 8-PSK. Модель генерирует сигнал 8-PSK, применяет белый шум, отображает получившуюся схему созвездия и вычисляет ошибочную статистику.

Характеристики блока

Типы данных	`Boolean` \| `double` \| `^{fixed point[][]a}^b` \| `integer` \| `single`
Многомерные сигналы	`no`
Сигналы переменного размера	`yes`
^[a] ufix (1) во входе, если ''входной тип'' установлен в ''бит''. ufix (перекрывают (log2 (M))) во входе, если ''входной тип'' установлен в ''целое число'' для M-арной модуляции. ^[b] Фиксированная точка выходные параметры должна быть подписана.

Советы

Блок M-PSK Modulator Baseband предусматривает возможность визуализировать сигнальное созвездие из маски блока. Нажатие кнопки View Constellation позволяет вам визуализировать сигнальное созвездие для заданных параметров блоков.

Алгоритмы

Блок выводит сгенерированный модулированный сигнал путем отображения входных битов или целых чисел, чтобы объединить символы согласно следующему:

$s_{n} (t) = \exp (j π (\frac{2 n + 1}{M})); n \in {0, 1, \dots, M - 1} .$

Это применяется, когда естественное бинарное упорядоченное расположение используется. Другим общим отображением является Грэй, кодирующий, который имеет преимущество, которое указывают изменения на только один бит между смежным созвездием. Это приводит к лучшей эффективности частоты ошибок по битам. Для модуляции 8-PSK с Грэем, кодирующим, показывают отображение между символами ввода и вывода.

Входной параметр	Вывод
0	0 (000)
1	1 (001)
2	3 (011)
3	2 (010)
4	6 (110)
5	7 (111)
6	5 (101)
7	4 (100)

Соответствующая схема созвездия следует.

Когда входной сигнал состоит из битов, блок принимает входные параметры с бинарным знаком, которые представляют целые числа. Блок собирает сигналы с бинарным знаком в группы _log2 (M) биты.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Темы

Представлено до R2006a

Документация

M-PSK Modulator Baseband

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор

Параметры

`M-ary number` — Порядок модуляции созвездия PSK
8 (значение по умолчанию) | скаляр

`Input type` — Тип входного сигнала
`Integer` (значение по умолчанию) | `Bit`

`Constellation ordering` — Отображение символа
`Gray` (значение по умолчанию) | `Binary` | `User-defined`

`Constellation mapping` — Пользовательское отображение символа
[0:7] (значение по умолчанию) | вектор

`Phase offset (rad)` — Фаза возмещена в радианах
`pi/8` (значение по умолчанию) | скаляр

`Output data type` — Тип выходных данных
`double` (значение по умолчанию) | `single` | `Inherit via back propagation` | `fixdt(1,16)` | `fixdt(1,16,0)` | `<data type expression>`

Примеры модели

Модулируйте и демодулируйте сигнал 8-PSK

Характеристики блока

Советы

Алгоритмы

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Темы

Документация Communications Toolbox

Поддержка

Документация

M-PSK Modulator Baseband

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор

Вывод

Port_1 — Выходной сигнал скаляр | вектор

Параметры

M-ary number — Порядок модуляции созвездия PSK8 (значение по умолчанию) | скаляр

Input type — Тип входного сигнала Integer (значение по умолчанию) | Bit

Constellation ordering — Отображение символа Gray (значение по умолчанию) | Binary | User-defined

Constellation mapping — Пользовательское отображение символа[0:7] (значение по умолчанию) | вектор

Phase offset (rad) — Фаза возмещена в радианах pi/8 (значение по умолчанию) | скаляр

Output data type — Тип выходных данных double (значение по умолчанию) | single | Inherit via back propagation | fixdt(1,16) | fixdt(1,16,0) | <data type expression>

Примеры модели

Модулируйте и демодулируйте сигнал 8-PSK

Характеристики блока

Советы

Алгоритмы

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Темы

Документация Communications Toolbox

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор

`Port_1` — Выходной сигнал
скаляр | вектор

`M-ary number` — Порядок модуляции созвездия PSK
8 (значение по умолчанию) | скаляр

`Input type` — Тип входного сигнала
`Integer` (значение по умолчанию) | `Bit`

`Constellation ordering` — Отображение символа
`Gray` (значение по умолчанию) | `Binary` | `User-defined`

`Constellation mapping` — Пользовательское отображение символа
[0:7] (значение по умолчанию) | вектор

`Phase offset (rad)` — Фаза возмещена в радианах
`pi/8` (значение по умолчанию) | скаляр

`Output data type` — Тип выходных данных
`double` (значение по умолчанию) | `single` | `Inherit via back propagation` | `fixdt(1,16)` | `fixdt(1,16,0)` | `<data type expression>`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.