FIR Rate Conversion HDL Optimized

Сверхдискретизируйте, отфильтруйте и проредите входной сигнал, и генерирует оптимизированный HDL-код

Библиотека:
Поддержка HDL DSP System Toolbox / фильтрация

Описание

Блок FIR Rate Conversion HDL Optimized сверхдискретизировал, фильтрует и прореживает входные сигналы. Это оптимизировано для генерации HDL-кода и работает с одной выборкой каждого канала за один раз. Блок реализует многофазную архитектуру, чтобы избежать ненужных арифметических операций и высоких промежуточных частот дискретизации.

Блок сверхдискретизировал входной сигнал целочисленным коэффициентом L, применяет его к КИХ-фильтру и прореживает входной сигнал целочисленным коэффициентом M.

Можно использовать порты управления ввода и вывода для следования по потоку выборок. В настройке по умолчанию блок использует управляющие сигналы validOut и validIn. Для дополнительного управления потоками можно включить выходной сигнал ready и входной сигнал request.

Выходной порт ready указывает, что блок может принять новую выборку входных данных на следующем временном шаге. Когда L ≥ M, можно использовать сигнал ready достигнуть непрерывных выборок выходных данных. Если вы применяете новую входную выборку после каждого раза, когда блок возвращает сигнал ready как 1, блок возвращает выборку вывода данных с набором сигнала validOut к 1 на каждом временном шаге.

Когда вы отключаете порт ready, можно применить допустимую выборку данных только каждый ceil(L/M) временные шаги. Например, если:

L/M = 4/5, затем можно применить новую входную выборку на каждый временной шаг.
L/M = 3/2, затем можно применить новую входную выборку на любой временной шаг.

Когда вы включаете входной порт request, блок возвращает следующую выходную выборку, когда сигналом therequest является 1 и допустимая выходная выборка доступна. Когда вы отключаете порт request, блок возвращает выходные выборки, когда они доступны. Когда нет новых данных доступно, блок устанавливает сигнал validOut на 0.

Можно соединить входной порт request с выходным портом ready нисходящего блока.

Порты

Входной параметр

развернуть все

`dataIn` — Выборка входных данных
скаляр | вектор-строка

Выборка входных данных в виде скаляра, или как вектор-строка, в котором каждый элемент представляет независимый канал. Блок принимает действительные или комплексные данные.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

`validIn` — Индикация относительно допустимого входного сигнала
скаляр

Когда valid является 1 TRUE), блок собирает данные от порта dataIn. Можно применяться, допустимые данные производят каждый ceiling(L/M) временные шаги.

Типы данных: Boolean

`request` — Запросите управляющий сигнал
скаляр

Когда портом request является 1, и выборка выходных данных доступна, блок возвращает ту выборку выходных данных на порте dataOut и устанавливает выходной сигнал validOut на 1. Когда нет новых данных доступно, блок устанавливает выходной сигнал validOut на 0. Когда портом request является 0, блок содержит доступные данные, пока порт request не установлен в 1.

Можно соединить входной порт request с выходным портом ready нисходящего блока.

Зависимости

Чтобы включить этот порт, установите флажок Enable request input port.

Типы данных: Boolean

Вывод

развернуть все

`dataOut` — Выборка выходных данных
скаляр | вектор-строка

Выборка выходных данных, возвращенная как скаляр или вектор-строка, в котором каждый элемент представляет независимый канал.

`validOut` — Индикация относительно допустимого входного сигнала
скаляр

Блок устанавливает validOut на true наряду с каждыми допустимыми данными, возвращенными на выходном порте dataOut.

Типы данных: Boolean

`ready` — Готовый управляющий сигнал
скаляр

Блок устанавливает ready на true указать, что это готово к новым входным данным на следующем цикле.

Можно соединить выходной порт ready с входным портом request восходящего блока.

Зависимости

Чтобы включить этот порт, установите флажок Enable ready output port.

Типы данных: Boolean

Параметры

развернуть все

Основной

`Interpolation factor` — Коэффициент интерполяции
3 (значение по умолчанию) | положительное целое число

Задайте фактор, которым блок интерполирует выборку входных данных.

`Decimation factor` — Фактор децимации
2 (значение по умолчанию) | положительное целое число

Задайте фактор, которым блок десятикратно уменьшает выборку входных данных.

`FIR filter coefficients` — КИХ-коэффициенты фильтра
`firpm(70, [0 0.28 0.32 1],[1 1 0 0])` (значение по умолчанию) | вектор-строка

Задайте вектор-строку из коэффициентов в убывающих степенях ^z-1.

Примечание

Можно сгенерировать коэффициенты фильтра с помощью функций создания фильтра Signal Processing Toolbox™ (такой как fir1). Спроектируйте фильтр lowpass с нормированной частотой среза, не больше, чем min(1/L,1/M). Блок инициализирует внутренние состояния фильтра, чтобы обнулить.

Порты управления

`Enable ready output port` — Опция, чтобы включить готовый управляющий сигнал
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить порт ready.

`Enable request input port` — Опция, чтобы включить управляющий сигнал запроса
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить порт request.

Типы данных

`Rounding mode` — Режим Rounding для операции фиксированной точки
`Floor` (значение по умолчанию) | `Ceiling` | `Convergent` | `Nearest` | `Round` | `Zero`

Выберите округляющийся режим для операций фиксированной точки. Для получения дополнительной информации смотрите режим Rounding.

`Saturate on integer overflow` — Метод действия переполнения
`off` (значение по умолчанию) | `on`

Задайте, насыщает ли переполнение или переносится.

off — Переполнение переносится к соответствующему значению, которое может представлять тип данных. Например, потому что 130 не помещается в 8-битное целое число со знаком, оно переносится к-126.
on — Переполнение насыщает или к минимальному или к максимальному значению, которое может представлять тип данных. Например, переполнение, сопоставленное с 8-битным целым числом со знаком, может насыщать к-128 или 127.

`Coefficients Data Type` — КИХ-содействующий тип данных фильтра
`fixdt(1,16,16)` (значение по умолчанию)

КИХ-содействующий тип данных фильтра в виде fixdt(s,wl,fl) объект с signedness, word length, и fractional length свойства.

`Output Data Type` — Тип данных выборки выходных данных
`Inherit: Same word length as input` (значение по умолчанию) | `Inherit via internal rule` | `fixdt(s,wl,fl)`

Задайте тип данных для выборок выходных данных.

Примеры модели

Downsample сигнал

Преобразуйте сигнал от 48 кГц до 32 кГц с помощью блока FIR Rate Conversion HDL Optimized.

Control Data Rate Using the Ready and Request Ports

Управляйте скоростью передачи данных Используя готовые порты и порты запроса

Преобразуйте сигнал от 40 МГц до 100 МГц с помощью блока FIR Rate Converter HDL Optimized. Использует дополнительный request входной сигнал и ready выходной сигнал, чтобы управлять скоростью передачи данных. Чтобы представлять уровень системных часов 200 МГц, модель соединяет повторяющийся истинно-ложный сигнал с request порт. Эта настройка генерирует выходные выборки на уровне 100 МГц, т.е. каждый шаг второго раза. В качестве альтернативы можно соединить этот порт с ready порт нисходящего блока.

Алгоритмы

развернуть все

Блок FIR Rate Conversion HDL Optimized реализует полностью параллельную многофазную архитектуру фильтра. Схема показывает, куда блок бросает типы данных на основе вашей настройки.

Задержка

Поскольку модели HDL блока конвейерно обрабатывают задержку, начальная задержка нескольких временных шагов существует, прежде чем блок возвращает первую допустимую выборку выходных данных. Задержка зависит от коэффициентов фильтра и факторов передискретизации. Чтобы определить задержку от первой выборки входных данных до первой выборки выходных данных, используйте сигнал validOut.

Производительность

Для примера проектных показателей сгенерируйте HDL для блока, как сконфигурировано в Скорости передачи данных Управления Используя Готовое и пример Портов Запроса. Фильтр в качестве примера передискретизирует в 5/2 и использует симметричный фильтр с 71 касанием. Входные выборки и коэффициенты фильтра 16 битов шириной. Проект предназначен к Xilinx^® Virtex^®-6 FPGA, с помощью Xilinx синтез ISE и инструменты маршрута и место.

После размещения и маршрутизации, проект достигает тактовой частоты на 535 МГц и использует эти ресурсы устройства FPGA.

LUT	592
FFS	979
Xilinx LogiCORE^® DSP48	15
Блокируйте RAM (16K)	0

Эффективность синтезируемого HDL-кода варьируется в зависимости от ваших коэффициентов фильтра, цели FPGA и опций синтеза.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Введенный в R2015b

Документация

FIR Rate Conversion HDL Optimized

Описание