Выберите испытательный стенд для сгенерированного HDL-кода

Когда вы генерируете HDL-код с HDL Coder™, можно опционально сгенерировать испытательный стенд также. Кодер также генерирует build-run скрипты для симулятора HDL, который вы задаете. Опции испытательного стенда:

Испытательный стенд HDL — испытательный стенд HDL, который включает сгенерированный HDL DUT и файлы, содержащие векторы входных и выходных данных. Этот испытательный стенд проверяет сгенерированный HDL DUT по тестовым векторам, сгенерированным из вашей модели Simulink^®. Смотрите Генерацию Испытательного стенда.
Модель Cosimulation — модель Simulink, которая включает блок HDL Cosimulation, который запускает ваш сгенерированный HDL-код в симуляторе HDL. Модель также включает вашу исходную генерацию стимула Simulink, вашу поведенческую модель и любые блоки для отображения или анализа выходных данных. Модель сравнивает выход блока HDL Cosimulation против выхода исходной подсистемы. Смотрите Генерируют Модель Cosimulation.
Испытательный стенд SystemVerilog DPI — испытательный стенд HDL, который включает сгенерированный HDL DUT и сгенерированный компонент языка C. Компонент C создает входные стимулы и запускает поведенческую модель подсистемы DUT. Испытательный стенд использует интерфейс программирования на машинном языке (DPI), чтобы запустить компонент C в симуляции HDL. Этот испытательный стенд проверяет сгенерированный HDL DUT по представлению C исходной модели Simulink. Смотрите Проверяют Проект HDL Используя испытательный стенд SystemVerilog DPI.
FPGA в цикле — модель Simulink, которая включает блок FPGA-in-the-Loop, который связывается с вашим проектом HDL, в то время как это работает на плате FPGA. Модель также включает вашу исходную генерацию стимула Simulink, вашу поведенческую модель и любые блоки для отображения или анализа выходных данных. Модель сравнивает выход блока FPGA-in-the-Loop против выхода исходной подсистемы. См. Симуляцию FIL с HDL Workflow Advisor для Simulink (HDL Verifier).

Выберите опции испытательного стенда в HDL Workflow Advisor под HDL Code Generation> Set Testbench Options, или в диалоговом окне Model Configuration Parameters, под HDL Code Generation> Test Bench. В качестве альтернативы для доступа из коммандной строки, выберите свой испытательный стенд с помощью свойств makehdltb.

Для FPGA в цикле выберите целевой рабочий процесс в HDL Workflow Advisor под Set Target> Set Target Device and Synthesis Tool. Затем выберите свой FPGA и инструмент синтеза. Можно также сгенерировать FPGA в модели цикла для существующего HDL-кода при помощи FPGA-in-the-Loop Wizard (HDL Verifier).

Испытательный стенд	Лицензионные требования	Профессионалы	Недостатки
Испытательный стенд HDL		Быстрое время компиляции в симуляторе HDL	Симуляция запусков, чтобы сгенерировать файлы данных, которые могут занять много времени для больших наборов данных Файловый ввод-вывод может замедлить симуляцию для больших наборов данных Запустите тест в симуляторе HDL Зафиксированный входной стимул
Модель Cosimulation	HDL Verifier™	Быстрое время компиляции в симуляторе HDL Запустите тесты от Simulink, включая изменяющиеся параметры, чтобы влиять на входной стимул Автоматическое выполнение испытательного стенда от HDL Workflow Advisor
Испытательный стенд SystemVerilog DPI	HDL Verifier Simulink Coder™	Быстрое время генерации, потому что кодер не запускает симуляцию Быстрое время симуляции для больших наборов данных, потому что стимул прибывает из сгенерированного кода, а не файлов	Запустите тест в симуляторе HDL Никакие настраиваемые параметры в генерации стимула
FPGA в цикле	HDL Verifier Пакет поддержки HDL Verifier для Советов Xilinx^® FPGA или пакет поддержки HDL Verifier для Советов Intel^® FPGA	Запустите тесты от Simulink, включая изменяющиеся параметры, чтобы влиять на входной стимул Моделируйте аппаратную реализацию своего DUT	Долгое время генерации из-за синтеза в FPGA Настройка оборудования

Документация

Выберите испытательный стенд для сгенерированного HDL-кода

Похожие темы

Документация HDL Coder

Поддержка