Верификация

Симуляция и верификация сгенерированного HDL-кода против исходной модели и FPGA в цикле

Когда вы генерируете HDL-код, можно опционально сгенерировать испытательный стенд, который проверяет сгенерированный HDL-код по модели Simulink. Для справки, выбирая тип испытательного стенда, чтобы сгенерировать, смотрите, Выбирают Test Bench for Generated HDL Code. Поскольку, как выбрать и запустить испытательный стенд, смотрите, Генерируют Испытательный стенд и Включают Покрытие кода Используя HDL Workflow Advisor.

Для просмотра документации необходимо авторизоваться на сайте