Можно просмотреть и отредактировать опции и параметры, которые влияют на генерацию HDL-кода в диалоговом окне Configuration Parameters, или в Model Explorer. Этот пример иллюстрирует, как можно использовать диалоговое окно Configuration Parameters, чтобы сгенерировать HDL-код для Симметричной КИХ-модели фильтра.
Прежде чем вы сгенерируете HDL-код, модель должна быть совместимой для генерации HDL-кода. Чтобы проверять и обновить вашу модель для совместимости HDL, смотрите Совместимость HDL Проверки Модели Simulink Используя Советника по вопросам HDL-кода.
Этот пример использует Симметричную КИХ-модель фильтра, которая совместима для генерации HDL-кода. Открыть эту модель в командной строке, введите:
sfir_fixed
Модель использует разделение труда, которое подходит для проекта HDL.
symmetric_fir подсистема, которая реализует алгоритм фильтра, является устройством под тестом (DUT). Сущность HDL сгенерирована от этой подсистемы.
Компоненты модели верхнего уровня, которые управляют подсистемой, работают испытательным стендом.
Модель верхнего уровня генерирует 16-битные входные сигналы фиксированной точки для symmetric_fir подсистема. Блок Signal From Workspace генерирует тестовое воздействие (стимул) сигнал для фильтра. Четыре блока Constant обеспечивают коэффициенты фильтра. Блоки Scope используются для симуляции и не используются для генерации HDL-кода.
Перейти к symmetric_fir подсистема, введите:
open_system('sfir_fixed/symmetric_fir')
В MATLAB®:
Создайте папку под названием sl_hdlcoder_work, например:
mkdir C:\work\sl_hdlcoder_work
sl_hdlcoder_work хранит локальную копию модели в качестве примера и папок и сгенерированного HDL-кода. Используйте местоположение папки, которое не является в дереве папки MATLAB.
Сделайте sl_hdlcoder_work папка ваша рабочая папка, например:
cd C:\work\sl_hdlcoder_workСохраните локальную копию sfir_fixed модель к вашей текущей рабочей папке. Оставьте модель открытой.
Этот рисунок показывает панель HDL Code Generation верхнего уровня диалогового окна Configuration Parameters. Чтобы открыть это диалоговое окно, в галерее Apps, нажимают HDL Coder. Вкладка HDL Code появляется. В разделе Prepare нажмите Settings.
Панель HDL Code Generation состоит из основных опций, которые задают DUT, что вы хотите сгенерировать код для, выходной язык и настройки папки. Установка Generate HDL for синхронизируется с меню Code for во вкладке HDL Code. Можно также использовать кнопки в этой панели, чтобы инициировать генерацию кода и выполнить проверку совместимости. Панель HDL Code Generation состоит из различных подпанелей, которые можно использовать, чтобы задать различные настройки, связанные с часами и сбросить сигналы к настройкам создания отчетов и оптимизации.
В панели HDL Code Generation
Поле Generate HDL for задает sfir_fixed/symmetric_fir подсистема для генерации кода.
Поле Language задает генерацию кода VHDL.
Поле Folder задает целевую папку, которая хранит файлы сгенерированного кода и скрипты.
Чтобы узнать больше о различных параметрах в панели HDL Code Generation, см. Опции генерации HDL-кода в Диалоговом окне Параметров конфигурации.
Чтобы сгенерировать код, нажмите кнопку Generate. По умолчанию HDL Coder™ генерирует код VHDL в целевом hdlsrc папка.
Сгенерировать код Verilog для модели:
Во вкладке HDL Code нажмите Settings.
В панели HDL Code Generation, для Language, выбирают Verilog. Оставьте другие настройки значению по умолчанию. Нажмите Apply и затем нажмите Generate.
HDL Coder компилирует модель прежде, чем сгенерировать код. В зависимости от параметров отображения модели, таких как типы данных порта, модель может изменение внешности после генерации кода. В то время как генерация кода продолжает, HDL Coder отображает сообщения о ходе выполнения в командной строке MATLAB с:
Соединитесь с Конфигурацией модели, которая указывает на модель, для которой применяются Параметры конфигурации.
Ссылки на сгенерированные файлы. Чтобы просмотреть файлы в редакторе MATLAB, щелкните по ссылкам.
symmetric_fir.vhd: Код VHDL. Этот файл содержит определение сущности и архитектуру RTL, реализующую symmetric_fir.vhd фильтр.
symmetric_fir_compile.do: Наставник скрипт компиляции Graphics® ModelSim® (vcom команда), чтобы скомпилировать сгенерированный код VHDL.
symmetric_fir_synplify.tcl: Скрипт синтеза Synplify®.
symmetric_fir_map.txt: Этот отчет сопоставляет сгенерированные сущности с подсистемами, которые сгенерировали их. См., что Код Трассировки Использует Файл Отображения
Процесс завершается с сообщением:
### HDL Code Generation Complete.