Отображение от семантики Stateflow® до реализации HDL имеет следующие требования:
Требование 1: Аппаратные проекты требуют отделимости выхода и утверждают функции обновления.
Требование 2: HDL является параллельным языком. Чтобы достигнуть цели битно-истинной симуляции, выполнение должно быть в порядке.
Чтобы соответствовать Требованию 1, FSM закодирован в HDL как два параллельных блока, которые выполняются при различных условиях. Один блок оценивает условия перехода, вычисляет выходные параметры и вычисляет следующие переменные состояния. Другой блок обновляет переменные текущего состояния из доступного следующего состояния и выполняет переходы реального положения. Этот второй блок активируется только на триггерном ребре сигнала часов или асинхронного сигнала сброса.
Stateflow последовательная карта семантики к HDL последовательные операторы и локальные переменные графика в функциональном осциллографе сопоставляет с переменными VHDL® в осциллографе процесса. В VHDL переменное присвоение последовательно. Поэтому операторы в функции Stateflow, которая использует локальные переменные, могут сопоставить с операторами в процессе VHDL, который использует соответствующие переменные. Присвоения VHDL выполняются в том же порядке как присвоения в функции Stateflow.
Sequence Viewer (Stateflow) | State Transition Table (Stateflow) | Truth Table (Stateflow)