Выбор компонента

Выберите модель, подсистему или субдиаграмму для анализа

Если вы имеете существующую модель, подсистему, или субдиаграмму в Simulink®, конфигурируете фрагменты вашего проекта для анализа Simulink Design Verifier™. Используйте подход снизу вверх, анализируя меньшие компоненты сначала, для лучших результатов с большой или сложной моделью. Если вы только начинаете свой процесс проектирования, смотрите Конструктивные соображения.

Функции

sldvcompatПроверяйте модель на совместимость с анализом
sldvextractИзвлеките подсистему или содержимое субдиаграммы в новую модель для анализа
sldvisactiveПроверьте обновление блок-схемы

Проверки модели

Темы

Основной рабочий процесс для Simulink Design Verifier

Обзор основного рабочего процесса Simulink Design Verifier.

Проверяйте совместимость модели

Описывает, как проверять, совместима ли ваша модель с Simulink Design Verifier.

Обработайте несовместимости с автоматическим блокированием

Как использовать автоматическое блокирование.

Извлеките подсистемы для анализа

Объясняет, как подсистемы и атомарные субдиаграммы извлечены для отдельного анализа.

Сгенерируйте тесты для подсистемы

Анализируйте отдельную подсистему.

Анализируйте Stateflow атомарная субдиаграмма

Анализ атомарной субдиаграммы с помощью программного обеспечения Simulink Design Verifier.

Анализируйте модель

Анализ простой модели в качестве примера с Simulink Design Verifier.

Анализируйте большую модель

Описывает методы для анализа большой модели.

Конфигурирование S-функции для генерации теста

В этом примере показано, как скомпилировать S-функцию, чтобы быть совместимым с Simulink® Design Verifier™ для генерации теста.

Подход снизу вверх к анализу модели

Объясняют преимущества анализа модели начиная с низкоуровневых элементов.

Спроектируйте панель верификатора

Задайте аналитические опции и сконфигурируйте Simulink Design Verifier выход.

Опции Simulink Design Verifier

Обзор опций Simulink Design Verifier в диалоговом окне Configuration Parameters.

Библиотека блоков Simulink Design Verifier

Доступ к библиотеке блоков Simulink Design Verifier.

Поддержите ограничения для программных функций Simulink

Программные функции Simulink списков, которые не поддерживает Simulink Design Verifier.

Поддерживаемые и неподдерживаемые блоки Simulink в Simulink Design Verifier

Блоки Simulink списков, которые Simulink Design Verifier делает и не поддерживает.

Поддержите ограничения для блоков Model

Simulink Design Verifier поддерживает блок Model с некоторыми ограничениями.

Поддержите ограничения для программных функций Stateflow

Перечисляет программные функции Stateflow®, которые не поддерживает программное обеспечение Simulink Design Verifier и Fixed-Point Designer™.

Поддержите ограничения для MATLAB для генерации кода

Ограничения списков сопоставлены с программной поддержкой Simulink Design Verifier MATLAB® для генерации кода.

Поддержите ограничения и факторы для кода C/C++ и S-функций

Описывает ограничения и факторы S-функций и Сгенерированного кода в Simulink Design Verifier.