Simulink® Design Verifier™ анализирует модель, чтобы достигнуть полного покрытия модели. Можно использовать существующие тесты или существующие данные о покрытии, чтобы достигнуть полного покрытия модели.
sldvextract | Извлеките подсистему или содержимое субдиаграммы в новую модель для анализа |
sldvtimer | Идентифицируйте, изменитесь, и оптимизация таймера отображения |
sldvoptions | Создайте объект опций верификации проекта |
sldvrun | Модель Analyze |
sldvgencov | Анализируйте модели, чтобы получить недостающее покрытие модели |
sldvlogsignals | Регистрируйте значения входного порта симуляции |
sldvruntestopts | Сгенерируйте опции симуляции или выполнения для sldvruntest или sldvruncgvtest |
sldvruntest | Симулируйте модель при помощи входных данных |
sldvharnessopts | Опции по умолчанию для sldvmakeharness |
sldvmakeharness | Сгенерируйте модель тестовой обвязки |
sldvmergeharness | Объедините тесты и инициализации в одну модель тестовой обвязки |
sldvreport | Сгенерируйте отчет Simulink Design Verifier |
Используйте Советника по вопросам Генерации тестов, чтобы вести анализ компонента и модели.
Панель верификатора проекта: генерация тестов
Задайте опции, которые управляют, как Simulink Design Verifier генерирует тесты для моделей, которые он анализирует.
Опции Simulink Design Verifier
Обзор опций Simulink Design Verifier в диалоговом окне Configuration Parameters.
Рассмотрите результаты анализа
Рассмотрите результаты анализа в окне Simulink Design Verifier Results Summary.
Сгенерируйте тесты для сгенерированного кода Embedded Coder
Обрисовывает в общих чертах процесс для генерации тестов для сгенерированного кода.
Генерация тестов покрытия кода
В этом примере показано, как использовать Simulink® Design Verifier™, чтобы сгенерировать тесты, чтобы получить полное покрытие кода.
Конфигурирование S-функции для генерации теста
В этом примере показано, как скомпилировать S-функцию, чтобы быть совместимым с Simulink® Design Verifier™ для генерации теста.
Поддержите ограничения и факторы для кода C/C++ и S-функций
Описывает ограничения и факторы S-функций и Сгенерированного кода в Simulink Design Verifier.
Когда расширить существующие тесты
Объясняет, когда расширить существующие тесты, чтобы создать полный тестовый набор.
Расширьте тесты для модели с временной логикой
Расширяет существующие тесты, чтобы анализировать модель, которая использует временную логику.
Расширьте тесты для системы с обратной связью
Расширяет существующие тесты, чтобы анализировать систему с обратной связью в модели.
Расширьте тесты для модифицированной модели
Расширяет существующие тесты для модели, которую вы ранее анализировали и затем изменили.
В этом примере показано, как использовать функции Simulink® Design Verifier™, чтобы регистрировать входные сигналы, создать модель тестовой обвязки, сгенерировать тесты для недостающего покрытия, объедините модели тестовой обвязки и выполните тесты.
Расширьте существующий тестовый набор
В этом примере показано, как использовать Simulink® Design Verifier™, чтобы расширить существующий тестовый набор, чтобы получить недостающее покрытие модели.
Определение и расширение существующих тестовых случаев
В этом примере показано, как Simulink® Design Verifier™ может расширить тесты с дополнительными временными шагами, чтобы эффективно сгенерировать полные тестовые наборы.
Расширьте существующие тесты после применения настроек параметра
В этом примере показано, как достигнуть недостающего покрытия путем расширения существующих тестов после применения настроек параметра.
Недостающее покрытие в подсистемах и блоках Model
Объясняет, как преобразовать подсистемы в блоки Model прежде, чем попытаться достигнуть недостающего покрытия.
Достигните недостающего покрытия в модели, на которую ссылаются,
Достигает данных о недостающем покрытии в модели, на которую ссылаются, и комбинирует его с данными о покрытии для модели верхнего уровня.
Достигните недостающего покрытия в имитационной модели с обратной связью
Достигает данных о недостающем покрытии в имитационной модели с обратной связью.
Используя существующие данные о покрытии во время анализа подсистемы
В этом примере показано, как Simulink® Design Verifier™ может предназначаться для своего анализа к одной подсистеме в течение непрерывного времени симуляция с обратной связью и сгенерировать тесты для недостающего покрытия в той подсистеме.
