Представляет систематический подход, чтобы спроектировать информационный канал между аппаратной логикой (FPGA) и встраиваемым процессором с помощью SoC Blockset. Приложения часто делятся между аппаратной логикой и встраиваемым процессором на устройстве системы на чипе (SoC), чтобы встретить пропускной способности, задержке и требованиям к обработке. Вы спроектируете и симулируете включение целого приложения из алгоритмов процессора FPGA &, интерфейса памяти и планирования задач, чтобы соответствовать системным требованиям. Вы затем подтвердите проект на оборудовании путем генерации кода из модели и реализации на устройстве SoC.

Основанные на пакете системы распространены в радиосвязях. Данные получены по воздуху и декодируются как дискретные пакетные данные по вычислить устройству. Для данных системных требований это затрудняет, чтобы спроектировать систему и реализацию непосредственно на SoC, когда это часто включает длинные итерации отладки и интегрирования на оборудовании, поскольку аппаратные эффекты затрудняют с учетом во время проектирования. В этом примере вы спроектируете основанное на пакете приложение отслеживания самолета на основе Автоматической Зависимой Широковещательной передачи Наблюдения (ADS-B) стандарт, разделенный между FPGA и встраиваемым процессором. В отличие от традиционных методов, вы симулируете проектирование приложений с интерфейсом памяти перед реализацией на оборудовании с помощью SoC Blockset, чтобы сократить время разработки. Вы затем подтвердите проект на оборудовании автоматически сгенерированным кодом из модели.

Экспортируйте пользовательский исходный проект из модели SoC при помощи socExportReferenceDesign Soc Blockset™ функция. После создания пользовательского исходного проекта используйте инструмент HDL Workflow Advisor от HDL Coder™, чтобы интегрировать ядро IP в исходный проект.