LTE Convolutional Encoder

Закодируйте бинарные выборки с помощью кусающего хвост сверточного алгоритма

Библиотека:
Wireless HDL Toolbox / Выявление ошибок и Коррекция

Описание

Блок LTE Convolutional Encoder реализует полиномы кодирования, заданные TS 36.212 [1] стандарта LTE. Сверточный код имеет продолжительность ограничения 7 и является хвостом, резким с кодированием уровня 1/3 и восьмеричные полиномы G0=133, G1=171 и G2=165. Блок обеспечивает аппаратную оптимизированную архитектуру и интерфейс.

Этот блок использует демонстрационный интерфейс потоковой передачи с шиной для связанных управляющих сигналов. Этот интерфейс позволяет блоку действовать независимо от формата кадра и соединиться легко с другими блоками Wireless HDL Toolbox™. Блок принимает и возвращает значение, представляющее одну выборку и шину, содержащую три управляющих сигнала. Эти сигналы указывают на валидность каждой выборки и контуры системы координат. Чтобы преобразовать матрицу в демонстрационный поток и эти управляющие сигналы, используйте блок Frame To Samples или whdlFramesToSamples функция. Для полного описания интерфейса смотрите Демонстрационный Интерфейс Потоковой передачи.

Размер сообщения может измениться динамически. Закодированные выходные биты для каждого входного бита возвращены как вектор 3 на 1, [G0 G1 G2].

Блок берет M + 5 циклов, чтобы закодировать систему координат выборок M. Поэтому необходимо оставить M + 5 неактивных циклов между входными кадрами. В качестве альтернативы можно использовать выходной сигнал ctrl.end определить, когда блок готов к новому входу.

Эта форма волны показывает входной сигнал 40 выборок с 45 неактивными циклами между системами координат. Выходные данные являются вектором трех закодированных битов. Ввод и вывод шины ctrl расширен, чтобы показать управляющие сигналы. start и end покажите контуры системы координат и valid квалифицирует выборки данных.

Порты

Входной параметр

развернуть все

`data` — Введите выборку
скаляр

Введите выборку в виде бинарного скаляра. double и single поддерживаются для симуляции, но не для генерации HDL-кода.

Типы данных: single | double | Boolean | ufix1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток в виде samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск входного кадра
end — Указывает на конец входного кадра
valid — Указывает, что данные по порту входа data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

Вывод

развернуть все

`data` — Закодированная выборка
Вектор-столбец 3 на 1

Закодированная выборка, возвращенная как вектор-столбец 3 на 1. Каждая закодированная выборка представлена на три бита, один от каждого полинома энкодера.

Тип выходных данных совпадает с типом входных данных.

Типы данных: single | double | Boolean | ufix1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

Параметры

развернуть все

`Maximum message length` — Максимальный размер входного кадра
1 024 (значения по умолчанию) | положительное целое число

Максимальный размер входного кадра в виде положительного целого числа от ^{6 до 216}. Этот параметр задает необходимое количество памяти системы координат. Если вы не задаете степень двойки, блок использует следующую самую большую степень двойки.

Если входной кадр больше, чем заданная максимальная длина сообщения, блок возвращает предупреждение.

Примеры модели

Convolutional Encode of Streaming Samples

Сверточный кодируют потоковой передачи выборок

Используйте блок LTE Convolutional Encoder, чтобы закодировать данные, и как сравнить благоприятный для оборудования проект с результатами LTE Toolbox™. Рабочий процесс выполняет эти шаги:

Алгоритмы

развернуть все

Блок реализует кусающий хвост сверточный энкодер, как задано TS 36.212 [1] стандарта LTE.

Производительность

Эти данные ресурсов и данные о производительности являются синтезом, следует из сгенерированного HDL, предназначенного к плате Xilinx^® Zynq^®-7000 ZC706. Реализация для макс. размера сообщения 1 024 (значение по умолчанию). Проект достиг тактовой частоты 476,2 МГц.

Ресурс	Использование
LUT	79
LUTRAM	16
FFS	46
Блокируйте RAM (16K)	0

Максимальный размер сообщения влияет на сумму используемого RAM.

Ссылки

[1] 3GPP TS 36.212. "Мультиплексирование и кодирование канала". Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group; Развитый Универсальный Наземный Радио-доступ (к E-UTRA). URL: https://www.3gpp.org.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem (HDL Coder).

Документация

LTE Convolutional Encoder

Описание

Порты

Входной параметр

`data` — Введите выборку
скаляр

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Вывод

`data` — Закодированная выборка
Вектор-столбец 3 на 1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Параметры

`Maximum message length` — Максимальный размер входного кадра
1 024 (значения по умолчанию) | положительное целое число

Примеры модели

Сверточный кодируют потоковой передачи выборок

Алгоритмы

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Функции

Документация Wireless HDL Toolbox

Поддержка

Документация

LTE Convolutional Encoder

Описание

Порты

Входной параметр

data — Введите выборку скаляр

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

Вывод

data — Закодированная выборка Вектор-столбец 3 на 1

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

Параметры

Maximum message length — Максимальный размер входного кадра 1 024 (значения по умолчанию) | положительное целое число

Примеры модели

Сверточный кодируют потоковой передачи выборок

Алгоритмы

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Блоки

Функции

Документация Wireless HDL Toolbox

Поддержка

`data` — Введите выборку
скаляр

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`data` — Закодированная выборка
Вектор-столбец 3 на 1

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`Maximum message length` — Максимальный размер входного кадра
1 024 (значения по умолчанию) | положительное целое число

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.