Deep Learning HDL Toolbox™ поддерживает, несколько структурируют режим, который позволяет вам записать повторные изображения в память Двойной скорости передачи данных (DDR) и считать назад несколько результатов одновременно. Чтобы улучшать производительность ваших развернутых нейронных сетей для глубокого обучения, используйте, несколько структурируют режим.
Форматирование входных изображений, чтобы соответствовать формату входа DDR системы координат нескольких требует:
Начальный адрес входных данных для DDR
DDR возмещен для одного входного фрейма изображения
Эта информация автоматически сгенерирована compile
метод. Для получения дополнительной информации о сгенерированных смещениях адреса DDR смотрите Выход компилятора Использования для Системной интеграции.
Можно также задать максимальное количество входных кадров как дополнительный аргумент в compile
метод. Для получения дополнительной информации смотрите, Генерируют Смещения памяти DDR На основе Количества Входных кадров.
Получение результатов для входных параметров повторного изображения от области вывода DDR требует:
Начальный адрес области вывода DDR
Смещение DDR одного результата
Выходные результаты должны быть отформатированы, чтобы быть кратными FC размер элемента выхода. Информация и форматирование автоматически сгенерированы compile
метод. Для получения дополнительной информации о сгенерированных смещениях адреса DDR смотрите Выход компилятора Использования для Системной интеграции.
После того, как нейронная сеть для глубокого обучения была развернута, можно вручную включить режим системы координат нескольких путем записи количества систем координат через порт конфигурации сети (NC). Чтобы вручную ввести несколько структурируют режим в командной строке MATLAB®, войдите:
dnnfpga.hwutils.writeSignal(1, dnnfpga.hwutils.numTo8Hex(addrMap('nc_op_image_count')),15,hT);
Функциональный addrMap('nc_op_image_count')
возвращает адрес регистра AXI для nc_op_image_count
, 15 количество изображений, и hT представляет dlhdl.Target
класс, который содержит определение платы и определение интерфейса платы. Для получения дополнительной информации об адресах регистра AXI, см. Карту Регистра Процессора Глубокого обучения.
compile
| dlhdl.Target
| dlhdl.Workflow