Пользовательская генерация ядра IP
При помощи IP Core Generation рабочий процесс в HDL Workflow Advisor, HDL Coder™ может сгенерировать ядро IP, которое содержит исходный код HDL и заголовочные файлы C для интеграции ядра IP в ваш проект EDK, и затем программируйте целевой компьютер.
Классы
Темы
Генерация ядра IP
Пользовательская генерация ядра IP
Используя HDL Workflow Advisor, можно сгенерировать пользовательское ядро IP из модели или алгоритма.
Пользовательский отчет ядра IP
Вы генерируете HTML пользовательский отчет ядра IP по умолчанию, когда вы генерируете пользовательское ядро IP.
Многоскоростная генерация ядра IP
Изучите различные проекты в качестве примера, которые используют несколько частот дискретизации с рабочим процессом Генерации Ядра IP.
Сгенерируйте независимое от Совета ядро IP HDL из модели Simulink
Когда вы открываете HDL Workflow Advisor и запускаете IP Core Generation рабочий процесс для вашей модели Simulink®, можно задать типовую платформу Xilinx или типовую платформу Intel.
Сгенерируйте независимое от Совета ядро IP из алгоритма MATLAB
Независимая от Совета генерация ядра IP от MATLAB®.
Сгенерируйте ядро IP HDL с несколькими, AXI4-передают-потоком и основные интерфейсы AXI4
Узнать, как можно сопоставить порты DUT с несколькими, AXI4-передают-потоком, AXI4-потоковое Видео и Основные интерфейсы AXI4.
Синхронизация процессора и кэширование IP
Процессор и синхронизация FPGA
В HDL Workflow Advisor можно выбрать Processor/FPGA synchronization mode для процессора и FPGA, когда you:The после режимов синхронизации доступны:
Синхронизация глобального сигнала сброса к ядру IP синхронизирует область
Узнать, как HDL Coder автоматически вставляет логику, чтобы синхронизироваться, глобальный сигнал сброса к ядру IP синхронизируют область.
IP, кэширующийся для более быстрого синтеза исходного проекта
Используйте IP, кэширующийся, чтобы ускорить время синтеза исходного проекта при помощи рабочего процесса из контекста.
Поиск и устранение проблем
Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.
