Fractional Clock Divider with Accumulator

Синхронизируйте делитель, который делит частоту входного сигнала дробным номером

  • Библиотека:
  • Mixed-Signal Blockset / PLL / Базовые блоки

  • Fractional Clock Divider with Accumulator block

Описание

Блок Fractional Clock Divider with Accumulator делит частоту входного сигнала настраиваемым дробным значением (N.FF). Когда по сравнению с блоком Single Modulus Prescaler, блок Fractional Clock Divider with Accumulator помогает достигнуть узкого канала, располагающего с интервалами, который может быть меньше ссылочной частоты замкнутого цикла фазы (PLL) система.

Порты

Входной параметр

развернуть все

Введите тактовую частоту в виде скаляра. В системе PLL порт clk in соединяется с выходным портом блока VCO.

Типы данных: double

Отношение выхода, чтобы ввести тактовую частоту в виде дробного скаляра.

Значение в порте div-by разделено в две части: целая часть (N) и дробная часть (.FF).

Типы данных: double

Вывод

развернуть все

Выведите тактовую частоту в виде скаляра. В системе PLL порт clk out соединяется с входным портом обратной связи блока PFD. Выход в порте clk out является квадратной последовательностью импульсов 1-вольтовой амплитуды.

Типы данных: double

Дробное недостающее импульсное устройство хранения данных. Значение порта state повышается F с каждым возрастающим ребром значения clk out предыдущего цикла. Каждый раз, когда значение порта state пробегается через 1, значение переполняет и устанавливает значение порта carry к 1.

Типы данных: double

Выходной порт, который активирует импульсную функцию ласточки, когда порт state переполняется. Импульсное удаление походит на деление входной частоты N +1 вместо N.

Типы данных: Boolean

Параметры

развернуть все

Выберите, чтобы включить увеличенный buffer size в процессе моделирования. Это увеличивает buffer size Logic Decision в блоке Fractional Clock Divider with Accumulator. По умолчанию эта опция является невыбранной.

Количество выборок буферизации ввода, доступной в процессе моделирования в виде положительного целочисленного скаляра. Это устанавливает buffer size Logic Decision в блоке Fractional Clock Divider with Accumulator.

Выбор различного решателя симуляции или выборка стратегий могут измениться, количество входных выборок должно было произвести точную выходную выборку. Установите Buffer size на достаточно большое значение так, чтобы входной буфер содержал все входные требуемые выборки.

Зависимости

Этот параметр только доступен, когда опция Enable increased buffer size выбрана в диалоговом окне Block Parameters.

Программируемое использование

  • Использование get_param(gcb,'NBuffer') просмотреть текущее значение Buffer size.

  • Использование set_param(gcb,'NBuffer',value) установить Buffer size на определенное значение.

Больше о

развернуть все

Ссылки

[1] Лучше всего, Роланд Э. Замкнутый цикл фазы. Нью-Йорк, Нью-Йорк: Tata McGraw-Hill Companies Inc., 2003.

Введенный в R2019a
Для просмотра документации необходимо авторизоваться на сайте