Exponenta Banner
exponenta event banner

Создание кода HDL

Создание кода HDL из MATLAB ® и Simulink ®

Для реализации DSP на FPGA или ASIC можно использовать либо HDL Coder™, либо Filter Design HDL Coder™. Оба продукта генерируют синтезируемый и портативный код VHDL ® и Verilog ®, а также генерируют тестовые стенды VHDL и Verilog для быстрого моделирования, тестирования и проверки сгенерированного кода.

  • Кодер HDL - создание кода на основе моделей Simulink или MATLAB. Эта поддержка включает в себя фильтры, математические и сигнальные операции и другие алгоритмы, оптимизированные для использования ресурсов и производительности, такие как блоки FFT HDL Optimized, IFFT HDL Optimized и NCO HDL Optimized. Базовый пример создания кода HDL с помощью кодера HDL см. в разделе Программируемый фильтр FIR для FPGA.

  • Кодер HDL (Filter Design HDL Coder) - создание кода из конструкций фильтров MATLAB. Доступ к функциям создания кода и тестового стенда можно получить с помощью пользовательского интерфейса Generate HDL или с помощью параметров командной строки. Эти функции также интегрированы с приложением Дизайнер фильтров. Пример создания кода HDL с помощью кодера HDL Filter Design см. в разделе Фильтр бабочки HDL (кодер HDL Filter Design).

Для отладки проектов в Simulink или MATLAB используйте средство просмотра формы сигнала Logic Analyzer.

Инструмент визуализации Simulink

Логический анализаторВизуализация, измерение и анализ переходов и состояний во времени

Функции

generatehdlСоздание кода HDL для квантованного фильтра DSP (требуется кодер HDL конструкции фильтра)

Темы

Поиск блоков, поддерживающих создание кода HDL

Фильтр для блоков, поддерживающих создание кода HDL в браузере библиотеки Simulink и в документации.

Создание кода HDL для объектов системы фильтрации (кодер HDL проекта фильтра)

Узнайте о специфике создания кода HDL из объектов фильтра System.

Архитектуры фильтров HDL

Выберите параметры генерации кода HDL для управления соотношением скорости и площади в архитектурах фильтров.

Оптимизация подсистем для фильтров

Выберите параметры совместного использования ресурсов и оптимизации конвейера.

Алгоритмы высокой пропускной способности HDL

Выберите блок, поддерживающий кадровый ввод для генерации кода HDL.

Визуализация нескольких сигналов с помощью логического анализатора

Визуализация нескольких сигналов программируемого КИХ-фильтра с помощью логического анализатора.

Характерные примеры

Programmable FIR Filter for FPGA

Программируемый фильтр FIR для FPGA

Реализуйте программируемый фильтр FIR для аппаратных средств. Можно запрограммировать фильтр на требуемый отклик, загрузив коэффициенты во внутренние регистры с помощью интерфейса хоста.

Открыть сценарий
Multichannel FIR Filter for FPGA

Многоканальный фильтр FIR для FPGA

Реализация дискретного фильтра FIR с несколькими входными потоками данных для аппаратных средств.

Открыть сценарий
High Throughput Channelizer for FPGA

Высокопроизводительный канализатор для FPGA

Реализация высокоскоростного канализатора (Gigasamples в секунду, GSPS) для аппаратных средств с использованием набора многофазных фильтров.

Открыть сценарий
Implement FFT for FPGA Using FFT HDL Optimized Block

Внедрение FFT для FPGA с использованием блока, оптимизированного для FFT HDL

Используйте блок FFT HDL Optimized для реализации FFT для аппаратных средств.

Открыть сценарий
Implementing the Filter Chain of a Digital Down-Converter in HDL

Реализация цепочки фильтров цифрового понижающего преобразователя в ЛПВП

Используйте DSP System Toolbox™ и Fixed-Point Designer™ для проектирования трехступенчатого многоскоростного фильтра с фиксированной точкой, который реализует цепочку фильтров цифрового понижающего преобразователя (DDC), разработанного в соответствии со спецификацией Global System for Mobile (GSM).

Открыть сценарий
Optimized Fixed-Point FIR Filters

Оптимизированные фильтры FIR с фиксированной точкой

Оптимизация фильтров FIR с фиксированной точкой. Оптимизация может относиться к характеристикам отклика фильтра, таким как затухание полосы останова или количество битов, необходимое для достижения конкретной спецификации. Эта функциональность особенно полезна для пользователей, нацеленных на аппаратные средства, которые имеют ряд конфигурируемых коэффициентов определенной длины слова и/или в случаях, обычно встречающихся на ASIC и FPGA, где имеется большое пространство для проектирования. Разработчик аппаратных средств обычно может обменять большее количество коэффициентов на меньшее количество битов или наоборот для оптимизации для различных ASIC или FPGA.

Открыть сценарий
HDL Implementation of a Digital Down-Converter for LTE

Внедрение HDL цифрового понижающего преобразователя для LTE

Разработка цифрового понижающего преобразователя (DDC) для приложений радиосвязи, таких как LTE, и генерация кода HDL с помощью Coder™ HDL.

Открыть сценарий
HDL Implementation of a Digital Up-Converter for LTE

Внедрение HDL цифрового повышающего преобразователя для LTE

Разработка цифрового повышающего преобразователя (DUC) для приложений радиосвязи, таких как LTE, и генерация кода HDL с помощью Coder™ HDL.

Открыть сценарий

Документация по системной панели инструментов DSP

Поддержка